0.7nm晶片，路線圖更新

領先的晶圓代工廠和IDM廠商正朝著2奈米（或同等）技術節點的量產邁進，其中環柵（GAA）奈米片電晶體將發揮核心作用。GAA奈米片器件架構作為FinFET技術的後繼者，旨在進一步縮小SRAM和邏輯標準單元的尺寸。

GAA 奈米片器件的主要特點是垂直堆疊兩個或多個奈米片狀導電溝道，每個邏輯標準單元包含一個堆疊用於 p 型器件，另一個堆疊用於 n 型器件。這種配置允許設計人員進一步縮小邏輯標準單元高度，其定義為每個單元的金屬線（或軌道）數量乘以金屬間距。設計人員還可以選擇加寬溝道，以犧牲單元高度為代價換取更大的驅動電流。除了面積縮小之外，GAA 奈米片電晶體相比 FinFET 還具有另一個優勢：柵極從各個方向包圍導電通道，即使在較短的通道長度下也能增強柵極對通道的控制。

在晶片製造商過渡到CFET（complementary FET ）技術之前， GAA 奈米片技術預計將持續至少三代技術。

由於其 nMOS-pMOS 垂直堆疊結構， CFET 的整合複雜度顯著高於常規奈米片器件。根據 imec 的路線圖，這使得CFET 的量產只有從A7 節點開始才可行。這意味著GAA 奈米片時代必須至少延伸到 A10 技術節點，預計該節點的單元高度將小至90 奈米。然而，在不影響性能的情況下縮小基於 GAA 奈米片的標準單元尺寸極具挑戰性。

這正是forksheet 裝置架構可能帶來緩解的地方，它是一種非破壞性技術，比常規 GAA 奈米片技術具有更大的擴展潛力。

Forksheet，1nm的依仗

2017 年，imec 推出了 forksheet 器件架構，首先作為 SRAM 單元的縮放助推器（ scaling booster），後來作為邏輯標準單元縮放推動器（scaling enabler）。其首次實現的獨特之處在於在柵極圖案化之前在 nMOS 和 pMOS 器件之間放置一層電介質壁（dielectric wall）。由於這堵牆位於邏輯標準單元的中間，因此該架構被稱為“內壁”（inner wall）forksheet。該牆在物理上將 p 柵極溝槽與 n 柵極溝槽隔離，從而實現比 FinFET 或奈米片器件更緊密的 n 到 p 間距。這允許進一步縮小單元面積（單元高度高達 90nm），同時仍提供性能提升。

在這種“內壁”配置中，這些薄片由三柵極叉形結構（tri-gate forked structure）控制，該器件的名稱由此而來。

在 VLSI 2021 上，imec 展示了300 毫米內壁 forksheet 工藝流程的可製造性。對功能齊全的器件進行電氣特性測試，證實 forksheet 是最有前景的器件架構，能夠將邏輯和 SRAM 奈米片的微縮路線圖擴展到A10 節點。由於整合流程重用了大部分奈米片的生產步驟，因此從奈米片到 forksheet 的技術演進可以視為非顛覆性的。

可製造性正受到挑戰

儘管硬體演示成功，但對可製造性的一些擔憂仍然存在，這使得 imec 重新考慮並改進其最初的 forksheet 裝置架構。主要的挑戰與內壁本身的可製造性有關。

為了實現 90nm 邏輯標準單元高度，介電壁需要非常薄，在 8-10nm 範圍內。但是，由於在裝置工藝流程的早期製造，壁面會暴露於所有後續的前端製程 (FEOL) 蝕刻步驟中，這些步驟可能會進一步減薄壁面，這對壁面材料的選擇提出了相當高的要求。

此外，為了能夠實現特定於 n 或 p 的工藝步驟（例如 p/n 源極/漏極外延），專用掩模必須精確地落在薄介電壁上，這對p/n 掩模對準提出了挑戰。

此外，實際應用中 90% 的器件都具有用於 n 和 p 溝道的公共柵極。在具有內壁forksheet 器件的標準單元中，介電壁會阻礙這種pn 連接柵極。除非將柵極做得更高以跨越該壁，但這又會增加寄生電容。

最後，晶片製造商擔心三柵極架構，因為柵極僅從三面包圍溝道。與 GAA 結構相比，柵極存在失去對溝道控制的風險，尤其是在溝道長度較短的情況下。

“外壁”叉片：CELL邊界處的介電壁

在2025年超大規模積體電路技術與電路研討會（VLSI 2025）上，imec的研究人員展示了一種新穎的forksheet器件架構，並將其命名為“外壁”（outer wall）forksheet。他們通過TCAD模擬展示了這種外壁forksheet如何通過降低工藝複雜性、提供卓越性能並保持面積可擴展性，從而改進其先前的設計。

外壁forksheet將介電壁置於標準單元邊界處，使其成為pp或nn wall。這使得每個wall可以與相鄰的標準單元共享，並且可以加厚（至約15奈米），而不會影響90奈米的單元高度。

另一個顯著特點是wall-last整合方法。整個工藝流程始於形成寬大的Si/SiGe堆疊——這是任何GAA技術中都會重複出現的步驟。在奈米片溝道釋放步驟中蝕刻掉SiGe之後，該堆疊的Si層將形成奈米片狀的導電溝道。介電壁最終會將該堆疊一分為二，兩個極性相似的FET位於壁的兩側。介電壁本身在整合流程接近尾聲時進行處理，即在奈米片溝道釋放、源極/漏極回蝕和源極/漏極外延生長之後。替換金屬柵極 (RMG) 步驟完成了整合流程。

外壁forksheet的 5 項關鍵改進

與 GAA 奈米片器件相比，內外壁forksheets具有兩個共同優勢。在面積縮放方面，它們均能夠在 A10 節點實現 90nm 邏輯標準單元高度，這與 A14 奈米片技術中 115nm 的單元高度相比更具優勢。

第二個共同優勢是寄生電容減小：位於壁兩側的兩個場效應電晶體 (FET)（內壁為 n 和 p，外壁為 n 和 n/或 p 和 p）可以比基於奈米片的單元放置得更近，而不會引起電容問題。

此外，外壁forksheets有望在五個關鍵方面超內壁forksheets設計。

首先，由於採用了wall-last整合方法，電介質壁省去了幾個複雜的FEOL步驟。因此，它可以由主流的二氧化矽製成。在後壁工藝步驟中，通過在寬Si/SiGe堆疊中形成溝槽並用SiO 2電介質填充來形成壁。

其次，由於wall位於單元邊界，其寬度可以放寬至約 15nm，從而簡化工藝。

第三，現在可以輕鬆連接一個標準單元內的n 和 p 器件的柵極，而無需穿過介電壁。

第四，外壁forksheets有望提供優於內壁器件的柵極控制，這與形成Ω-gate而非三柵極forksheets結構的能力相關。更寬的介電壁使得在最後的RMG步驟中對壁進行幾奈米的刻蝕成為可能。這使得柵極能夠部分環繞溝道的第四個邊緣，從而形成W形柵極，增強了對溝道的控制。

通過TCAD模擬，imec的研究人員發現，刻蝕掉5奈米的介電壁是最佳選擇，可將驅動電流提高約25%。

第五個方面與forksheet整合流提供全溝道應變（full channel strain）的潛力相關，這是一種額外的性能提升，有利於驅動電流。通常，可以通過實施源極/漏極應力源來獲得全溝道應變。該方法已被證明在（p型）FinFET中非常有效，但在GAA奈米片和內壁 forksheet 器件架構中難以實現。從概念上講，其思路是將Ge原子併入源極/漏極區域。由於Ge原子比Si原子更大，它們會在Si溝道中引入壓縮應變，從而提高載流子的遷移率。

外壁 forksheet 器件之所以能夠實現完全有效的源極/漏極應力源，是因為採用了wall-last方法。在製作壁之前，硬掩模會繼續覆蓋寬 Si/SiGe 堆疊的中間部分，該部分稍後將用於形成壁（圖 6）。此硬掩模下方的“Si spine”現在可以在源極/漏極外延生長期間充當種子晶體，充當從一個柵極溝道延續到下一個柵極溝道的矽“template”。這類似於 FinFET 技術中的Si subfin：想像一下將源極/漏極外延模組旋轉 90°（圖 7）。如果沒有這樣的矽晶體範本（template），源極/漏極外延介面處就會形成垂直缺陷，從而消除矽溝道內形成的壓縮應變。

SRAM 和環形振盪器設計中的外壁forksheet

最後，imec 進行了一項基準研究，以量化外壁forksheet的功率性能面積 (PPA) 優勢。

當比較 A10 外壁forksheet和基於 A14 奈米片的 SRAM 位單元的面積時，奈米片架構的面積優勢就變得顯而易見。佈局顯示，基於外壁forksheet的 SRAM 單元面積減少了 22% ，這是由於在柵極間距縮小的基礎上，pp 和 nn 間距也減小了。

性能評估的另一個關鍵指標是環形振盪器的模擬頻率，表示為有效驅動電流與有效電容之比 (I eff /C eff )。模擬表明，對於 A10 節點，需要一個外壁forksheet來保持與之前的 A14 和 2nm 節點的頻率指標一致，前提是所有這些器件結構都能實現全溝道應力。

事實證明，在奈米片（2nm 和 A14）和內壁forksheet器件中實現全溝道應力具有挑戰性，它的缺失會導致驅動電流損失約 33%。因此，預計在外壁forksheet器件中實現有效源/漏應力器的能力將在環形振盪器設計中產生進一步的性能優勢。

展望與結論

叉片 (forksheet ) 器件架構由 imec 引入，旨在將基於奈米片的邏輯技術路線圖擴展到A10 技術節點，並預期 CFET 能夠實現量產。由於可製造性問題，imec 放棄了原有的內壁forksheet設計，並開發了“升級”版本：外壁forksheet。與內壁forksheet相比，新設計在提升性能和保持面積縮小的同時，確保了更高的可製造性。

展望未來，imec 目前正在研究外壁forksheet設計與 CFET 架構的相容性，以及 CFET 能在多大程度上從這種創新的擴展助推器中獲得 PPA 效益。 (半導體行業觀察)