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下一代晶片，靠他們了
晶片製造行業正處於一個奇特的時期。一方面，我們正迎來有史以來規模最大的超級周期。先進的邏輯晶片、DRAM、NAND快閃記憶體，客戶需求旺盛，晶片製造商產能卻跟不上，我們可能很快就會面臨晶圓廠裝置供應不足的限制。另一方面，晶片尺寸縮小、功耗降低、成本降低等方面的技術進步速度已經大幅放緩。大量的研發投入只能帶來微小的增量。隨著成本上升而性能提升趨於平緩，尺寸縮小的空間也已接近極限，有時感覺摩爾定律已經變成了摩爾牆。
好消息是，半導體行業歷來都能用實際行動證明那些唱衰者的錯誤。目前有很多創新技術正在研發中，有望在未來十年乃至更長的時間裡大放異彩。與2022年、2023年和2024年的報告一樣，本報告將重點介紹IEDM 2025的亮點，探討晶片製造的未來發展趨勢。
隨著儲存器價格飆升，3D NAND 技術再次煥發活力。我們將探討 SK 海力士最新 V9 NAND 的技術和競爭力，三星如何利用鉬來改進其現有的 V9 產品，以及 SK 海力士未來可能推出的一項重大創新。在高級邏輯電路方面，我們將關注除銅以外的互連金屬，二維材料在電晶體中取代矽的潛力，以及 CFET（繼環柵技術之後的下一個重大突破）的進展。
3D NAND
目前，NAND快閃記憶體的微縮化至關重要，因為需求激增，但潔淨室空間不足以擴建產能。儲存器生產商只能升級現有生產線，因此其供應量受限於升級後工藝的密度。對於領先的晶圓廠而言，這指的是3xx層3D NAND工藝，其良率約為20-30 Gb/mm² 。這意味著在一片12英吋晶圓上可以生產超過30TB的儲存器（注意此處縮寫中(b)its和(B)ytes的區別）。
3D NAND：海力士321層
以SK海力士為例，其321層工藝的單片儲存容量比上一代238層工藝提升了44%。如果您受限於潔淨室空間，進而限制了晶圓產量，那麼每片晶圓44%的額外儲存容量無疑使升級成為明智之選。
我們之前已經詳細介紹過NAND快閃記憶體的縮放方法，這裡簡單回顧一下：
擴展 NAND 快閃記憶體每片晶圓的儲存容量主要有 4 個途徑。
1. 邏輯縮放——每個單元儲存的位數。這需要每個單元儲存 2^n 個電壓電平。
2. 垂直擴展——垂直堆疊的NAND單元數量
3. 橫向縮放——二維向量上可容納的細胞大小/數量
4. 架構擴展——各種提高密度和減少單元/外圍開銷的技術。
請記住，NAND快閃記憶體的核心在於儘可能多地在晶圓上堆疊儲存單元。在3D NAND快閃記憶體中，這表現為垂直的圓柱體（溝道），它們緊密排列，如同森林中的樹木。導電層和絕緣層交替排列，環繞著這些溝道。每個溝道與導電層的交匯處都形成一個儲存單元。
儲存單元的讀寫操作基於電荷陷阱材料中儲存的電荷，該材料層環繞著每個垂直溝道。儲存在那裡的電荷會改變電晶體的閾值電壓（即電晶體導通所需的最小電壓）。根據電晶體是否在給定的閾值電壓下導通，儲存單元的值可以讀取為 1 或 0。
如今，儲存器生產商主要關注的是第二種擴展方案——垂直擴展，因為它成本最低。增加層數意味著晶圓單位面積上的儲存單元數量更多。
最便宜並不意味著最容易。增加NAND快閃記憶體層數面臨諸多挑戰，因此，當一家大型公司分享其相關技術時，就顯得尤為重要。
從238層的V8代到海力士321層的V9代，主要變化在於增加了一個deck和一個plug。deck是由水平堆疊的導電層和絕緣層交替組成，所有層一次性完成加工。首先沉積各層，然後進行觸點的圖案化和部分蝕刻（每個導電層都需要一個觸點來訪問由該層控制的電晶體——這就是儲存器的字線），最後蝕刻溝道孔，並用多晶矽和周圍的電荷陷阱層填充。圖中的“plug”指的就是這個填充完畢的溝道，它用來堵住孔洞。
這是完成單個deck的流程。可以通過在現有deck上重複整個循環來製作更多deck。但這同樣困難，因為deck之間需要極好的對準——新的deck必須直接建構在現有deck之上——隨著數百層不完美層層疊加，晶圓會因應力累積而開始翹曲和彎曲。
海力士的這篇論文大部分內容都集中在如何更好地連接deck以及如何應對近100層額外的材料。他們聲稱使用了低應力材料、改進了疊層控制，並採用了“局部強制”控制（可能是背面應力控制膜）。
隨著單層結構中層數的增加，蝕刻和其他加工步驟的難度也隨之增加。海力士的極限似乎在120層左右。要蝕刻出縱橫比約為1:100的筆直均勻的圓柱體，溝道蝕刻非常困難。這需要使用高縱橫比蝕刻裝置，目前採用的是低溫蝕刻技術。Lam公司過去一直佔據著這一領域的主導地位，但TEL公司正在迎頭趕上。它是NAND快閃記憶體生產中最重要、也最難製造的裝置之一。
當每層刻蝕層數無法增加時，就必須增加刻蝕層數。這會增加大量的加工步驟。海力士表示，從V8到V9，總加工步驟增加了30%，蝕刻步驟增加了20%。WFE（晶圓級刻蝕）的擁躉們，別高興得太早，層數增加的幅度接近35%，也就是說，層數的增長速度比加工步驟的增長速度更快。
儘管這項技術很有意思，但海力士321層V9產品的商業前景並不樂觀。其21 Gb/mm²的密度與美光276層G9相當，但美光僅需兩層即可達到相同的密度，成本要低得多。與此同時，閃迪/鎧俠即將推出的332層BiCS10採用三層結構，密度更高，TLC（密度可達29 Gb/mm²，而QLC的密度則超過37 Gb/mm² 。
不過，SK海力士、美光和三星在提高WFE強度和製造三層堆疊結構的方法上應該大體相似。值得注意的是，三星直接跳過了3xx層，從V9的286層雙層結構直接跳到V10的43層三層結構。
Samsung Molybdenum
在IEDM展會上，三星展示了其現有V9 286層技術的改進版本。從V5版本開始，他們一直使用鎢（W：tungsten）作為字線金屬，也就是儲存單元中的柵極金屬。而此次，他們通過改用鉬（Mo：molybdenum ）實現了性能的顯著提升。
與鎢相比，鉬在幾乎所有方面（化學、機械、電學）的製造都更加困難。鉬的原子層沉積（ALD）工藝尚不成熟，且易氧化，從而導致性能下降。沉積的鉬往往應力變化更大，部分原因是ALD工藝不夠成熟，這使得晶圓更容易發生翹曲甚至開裂。
這些優勢值得付出努力：三星聲稱，採用鉬技術可將接觸電阻降低 40%，這對於讀取本就微弱的電流至關重要，因為電流必須流經 300 多個串聯的電池單元，而每個單元都有各自的接觸電阻。讀取時間縮短了 30% 以上，壽命測試中的故障率降低了 94%。
他們並未詳細說明鉬整合過程中遇到的所有挑戰及其解決方案，但他們確實提到了原子層沉積（ALD）化學，這很有意思。他們並非直接沉積鉬，而是先生長一層氮化鉬（MoN）籽晶層，然後將其轉化為純鉬。在純鉬籽晶層上，可以生長更厚的塊狀材料，從而形成無襯墊的高品質鉬層。傳統工藝需要襯墊來防止金屬遷移和隨時間推移而劣化，但襯墊不導電且佔用空間。無襯墊工藝不僅能夠提高性能，而且在未來的工藝節點中還能進一步縮小尺寸。
Lam 在 Mo 沉積工具領域佔據主導地位，從 AMAT W 工具手中奪取市場份額，並擊敗了 TEL 等公司。
目前，層級縮放是擴展 3D NAND 快閃記憶體最簡便、最具成本效益的方法，但晶片製造商仍在探索上述其他方法。NAND 快閃記憶體領域最令人振奮的論文之一就探討了其中一種方法：SK 海力士展示了一種新的邏輯縮放方法。
SK海力士多位點Cell/5Bits-Per-Cell
前面我們討論了NAND位單元如何通過單元（bit cells ）訪問電晶體的閾值電壓來編碼資訊。不同的閾值電壓對應儲存單元的不同狀態，而閾值電壓是由電晶體溝道周圍電荷陷阱層中儲存的電荷決定的。如果一個單元有兩個不同的閾值電壓，它就可以儲存1位資訊，因為它可以被讀取為“開”或“關”。編碼2位資訊需要4個不同的閾值電壓，3位資訊需要8個閾值電壓，以此類推。常用的命名規則是：SLC（單層單元：single-level cell）表示每個單元儲存1位資訊，MLC（多層單元：multi-level cell）表示每個單元儲存2位資訊，TLC（三層單元：triple-level cell）表示每個單元儲存3位資訊，QLC（四層單元：quad-level cell）表示每個單元儲存4位資訊。
這樣做的好處在於，單個儲存單元中儲存更多位元可以直接提高整體儲存容量，而無需增加晶片面積或層數。QLC 快閃記憶體如今很常見，但對於每個儲存單元 5 位元的儲存容量，甚至連一個通用的縮寫都沒有，更不用說有廠家生產這種容量的快閃記憶體了。
不過，SK海力士現在另闢蹊徑。他們展示了一種巧妙的架構，用於製造每個單元儲存5位資料的NAND快閃記憶體。其核心概念是將溝道分割成兩個半圓柱體“區域”。每個區域都可以作為一個獨立的溝道，從而有效地將溝道數量翻倍。這些半圓柱體溝道的性能不如更大的完整圓柱體，因此儲存單元的數量並不會直接翻倍。但是，每個單元儲存5位資料變得容易得多。
在傳統架構中，每個溝道需要儲存 32 個不同的閾值電壓 (Vt) 值才能實現 5 位/溝道 (5bpc) 的儲存。假設閾值電壓範圍總共為 1V，那麼每個 Vt 步長僅為 1/32 伏。而在這種多站點架構中，只需從每個站點讀取 6 個不同的 Vt 值，即可通過並聯讀取兩個站點，獲得 36 個不同的狀態（足以滿足 5bpc 的儲存需求，外加一些未使用的額外狀態）。此外，兩個站點佔用的空間與一個傳統溝道大致相同，因此最終得到的是 36 個易於讀取的 Vt 狀態，而不是 32 個難以讀取的狀態。
當然，這其中有個問題：這種工藝製造起來非常困難（也就是成本高昂）。蝕刻高縱橫比溝道並在其中沉積多層高品質薄膜，本身就是3D NAND技術面臨的關鍵挑戰之一。這種多位點工藝需要將每個孔精確地分成兩半，在中間沉積一層壁，然後以奇特的、不對稱的新形狀沉積傳統材料。海力士已在研發環境中證明了其可行性，但目前來看，這項技術不太可能具有成本效益。
下一代互聯
隨著半導體節點尺寸縮小至 10 nm 以下，傳統的銅 (Cu) 互連線面臨著由“尺寸效應”引起的關鍵瓶頸，即隨著阻擋層和襯墊相對體積的增加，電阻率會急劇上升。為了應對這一挑戰，業界開始探索釕 (Ru) 作為更優的替代方案。
三星“釕”
三星通過釕原子層沉積 (ALD) 技術引入了晶粒取向工程（Grain Orientation Engineering），實現了具有 99% (001) 取向度的超高織構薄膜。與傳統的濺射 (PVD) 或常規 ALD 工藝相比，該方法顯著降低了晶界（grain boundaries）處的電子散射。實驗結果表明，在橫截面積僅為 300 nm² 的超細互連線中，採用取向工程技術製造的釕線電阻降低了 46%。此外，對環柵 (GAA) FET 結構的 TCAD 模擬表明，使用高織構釕 M1 線可使電阻降低 26% 。
通過精心設計的“超循環”步驟，利用臭氧刻蝕去除側壁上多餘的晶核，實現完美的自下而上填充。更重要的是，沉積的釕在熱處理後發生重結晶，最終形成近乎單晶的結構。這使得垂直電流方向與低電阻的c軸完美平行，從而最大限度地提高了器件的導電性能。
IMEC 16nm 釕金屬
根據Imec公佈的路線圖，存在兩個關鍵的轉折點：
A14 到 A10 節點：這標誌著從銅到釕的過渡，至少從 M0 層開始，因為在極小的尺寸下，釕的電阻率敏感性低於銅。
A7 節點：在此節點引入了 18 奈米或 16 奈米的間距。一旦達到 16 奈米間距，它可能代表了單次曝光、高數值孔徑 (High-NA) EUV 光刻技術所能達到的實際極限。
為什麼需要全自對準通孔？
在 16 奈米間距下，通孔的關鍵尺寸 (CD) 約為 8 奈米，間距也為 8 奈米。如此小的尺寸帶來了巨大的挑戰：
氣隙保護：為了最佳化RC延遲，釕互連通常需要氣隙結構。如果過孔開口過大，可能會意外破壞下方的氣隙，導致互連失效。
可靠性：自對準可以顯著提高 TDDB（時間相關介質擊穿）壽命。
整個工藝流程如下：
首先，採用低數值孔徑（NA）極紫外（EUV）光刻技術對堆疊層和光刻膠進行圖案化。然後，通過干法和濕法刻蝕相結合的方式將圖案轉移到矽層上。接著，沉積間隔層並進行回蝕，以實現雙重圖案化。之後，進行化學機械拋光（CMP）以平整表面，最後選擇性地去除氮化矽（SiN）層。
雙層金屬工藝：
M1 形成：釕蝕刻後，通過 CMP 填充和平坦化氧化物，選擇性地停止在 SiN 層上。
通孔開口：沉積 5 nm 厚的 TiN 硬掩模，進行光刻，然後先蝕刻 TiN，再選擇性蝕刻 SiN 以形成通孔。
自對準：結合溫和氧化和濕法清洗去除溝槽底部，形成完美的自對準通孔。隨後，沉積約 15 nm 的 CVD 釕層，並進行 M2 圖案化。
二維材料
二維過渡金屬二硫化物（TMD：transition metal dichalcogenides）在邏輯器件討論中不斷湧現，原因與矽器件在柵極長度推進到10奈米以下時持續遭受性能瓶頸的原因相同。一旦溝道和靜電效應被限制在超薄結構中，關態漏電流就不再是設計上的小麻煩，而變成了一道物理壁壘，其主要驅動力是源漏直接隧穿。TMD仍然是控制漏電流的少數可行方案之一，因為更大的帶隙和更高的有效質量能夠抑制隧穿效應。這一點至關重要，因為傳統矽場效應電晶體（FET）在極短柵極長度下開始出現嚴重的漏電流。
關鍵在於，這不再僅僅是單層物理層面的問題，而是一個製造層面的問題。首要制約因素是大規模生產：無論器件架構在紙面上看起來多麼精妙，只有當能夠在300毫米生產線上重複相同的結果時，業界才能獲得收益。許多用於獲得高品質二維薄膜的合成條件都存在嚴重的整合缺陷，例如生長溫度可能超過約800°C，以及與前驅體和化學成分相關的更廣泛的環境和安全問題。
因此，近期切實可行的方案越來越強調在相對較低的溫度下進行轉移整合，IMEC今年推出的300毫米相容干法轉移技術被認為是一種減少空洞形成並提高轉移後均勻性的方法。與此同時，轉移技術在實際半導體製造中仍然難以規模化。在300毫米目標晶圓上直接生長仍然是長期目標，而不是可有可無的附加功能。
一旦接受了近期的挑戰在於整合，那麼下一個挑戰將更加嚴峻：接觸。為了滿足工業要求，器件性能必須得到提升，而接觸電阻一直是關注的焦點，因為它決定了器件是否受接觸限制。大量先前的研究報告指出，在特定的接觸方案下，MoS₂的 n 型接觸電阻很低，但需要注意的是，這些結果通常是在高 VGS 和 VDS 電壓下獲得的，而這並非產品實際應用的關鍵偏置電壓範圍。相關的目標工作電壓範圍是低電壓工作，即 |VGS| < 1 V，|VDS| < 0.1 V，接觸電阻 Rc < 100 Ω·µm。這重新定義了目標：需要在低偏置電壓下實現高載流子濃度，這樣 Rc 才能在實際工作條件下（而不僅僅是在過驅動條件下）接近量子極限。
CMOS工藝的可行性隨後便會遇到常見的非對稱性問題。p型TMD FET的性能仍然不足，通常不如n型器件，而這種差距似乎更多地與工藝缺陷和介面物理有關，而非僅僅是研發投入不足。實際上，由於工藝過程中引入的缺陷，p型器件的行為可能會向n型偏移，從而降低空穴注入效率並導致p型Rc升高。
先前的研究反覆指出費米能級釘扎（Fermi-level pinning）是其核心機制，釘扎傾向於將費米能級錨定（Fermi level closer ）在更靠近導帶邊緣而非價帶邊緣的位置。這會增加p型器件的有效肖特基勢壘高度，從而阻礙空穴注入。其他研究則強調金屬-TMD介面處的介面偶極子是造成不必要的勢壘偏移的另一個來源，進一步抑制了p型注入。由此可見，高p型Rc仍然是首要瓶頸，p型器件的工程技術必須迎頭趕上，“採用TMD的CMOS”才能真正成為現實。
即使解決了接觸和極性對稱性問題，下一個制約因素並非某個單一器件的指標，而是薄膜質量和層控制所導致的變異性。轉移和製造過程中產生的損傷依然存在：低轉移良率和結構損傷（例如堆垛層錯、空位和其他晶體缺陷）經常在加工過程中引入。層數又增加了一個變異性維度。隨著層數的增加，帶隙通常會變窄，並且常常從直接帶隙（單層）轉變為間接帶隙（多層），這會顯著改變其電學特性。多層膜在製造過程中可以具有更高的機械強度，並且多條傳輸路徑可以降低對局部缺陷的敏感性。
因此，多層膜看起來像是一種務實的工程折衷方案。然而，問題在於控制雙層、三層或更厚的過渡金屬二硫化物（TMD）的生長仍然很困難，常常會產生單層/多層混合區域和堆垛順序錯誤，即使平均器件看起來不錯，這些錯誤也會擴大器件的性能分佈。
今年，在環柵（GAA）奈米片電晶體的背景下，TMDs 的微縮優勢得到了更明確的闡述。如果想要將亞閾值擺幅維持在 70 mV/dec 以下，將物理柵極長度縮小到約 10 nm 以下，就必須將溝道厚度控制在遠小於 5 nm 的範圍內。如果無法降低亞閾值擺幅，要麼接受過大的關態漏電流，要麼提高工作電壓。這正是矽器件面臨的最具體問題：在 10 nm 以下的工藝尺寸下，傳統的矽場效應電晶體（Si FET）由於源漏隧穿效應的增強，關態漏電流會急劇上升。TMDs 的作用在於通過帶隙和有效質量來抑制這種隧穿效應，從而在相同的幾何結構下保持較低的關態電流。
閾值控制和摻雜成為下一個技術突破的瓶頸，因為矽基技術無法直接移植到二維過渡金屬二硫化物（TMD）器件上。目前，邏輯行業尚無實用可靠的替代摻雜技術能夠達到“可製造”的水平，這很可能是由於摻雜劑的摻入率和穩定性較差所致。離子注入是矽基器件的常用技術，但它會嚴重損傷二維材料，並引入缺陷，從而降低器件的遷移率和壽命。在這種情況下，許多研究更加側重於功函數工程和介面物理：精心選擇n型和p型器件的接觸金屬，通過金屬-TMD介面處的費米能級解釘扎來調節閾值電壓（Vt），以及利用柵極介質的電荷轉移效應而非傳統的摻雜方法。
2022年台積電（TSMC）發佈的GAA單層MoS₂n型場效應電晶體（FET）就是一個清晰的架構方向訊號，它被視為TMD奈米片概念可以實現的證據，至少在n型器件方面是如此。
在台積電2025年發佈的關於二維場效應電晶體（2D FET）的IEDM研究中，提升p型器件性能的關鍵在於在二維溝道和高介電常數柵極介質之間插入中間層（IL），以降低遮蔽效應和遠端聲子散射的影響，否則這些影響會降低器件的遷移率和穩定性。研究結果圍繞等效氧化層厚度（EOT）的縮小和中間層的選擇展開：在恆定過驅動電壓（Vov = 0.7 V）下，將EOT從約2 nm縮小到約1 nm可以增強靜電效應，使導通電流（ION）提高約2-3倍，並將遲滯降低約30-40%。
然而，亞閾值擺幅（SS）的改善幅度有限，仍然遠低於矽器件約60 mV/dec的基準值，二維器件的SS值仍然在約1xx mV/dec的範圍內，這意味著剩餘的限制因素不僅在於柵極控制，還在於覆蓋層結構以及二維溝道/介面本身的質量。在離子液體化學方面，基於氧的離子液體會降低離子阱的效率，這主要歸因於製備過程中引入的較高表面粗糙度導致亞閾值擺幅（SS）惡化，因此他們轉向氮基離子液體作為主要的最佳化途徑；通過增加表面預處理以抑制缺陷驅動的性能退化，隨著處理強度的增加，亞閾值擺幅和滯後效應均持續單調改善。最終結果表明，單層WSe₂中的空穴遷移率可以超過100 cm²/V·s，這表明離子液體工程結合嚴格的表面處理是縮小p型能隙的可靠途徑。
此時，接觸幾何形狀不再是次要細節，因為它決定了能否大規模重複建構“良好接觸”方案。最佳接觸幾何形狀仍存在爭議，純粹的頂接觸或純粹的邊緣接觸結構在生產中難以穩定實現。一些研究提出C型接觸、混合型或組合型拓撲結構作為可製造的途徑，第一性原理計算表明，類似C型接觸的結構（包括非范德華夾層接觸）具有更優的性能。發展方向很明確：業界正趨向於以可製造性為導向的折衷方案，理論理想不再那麼重要，能夠克服工藝偏差並提供可接受的電阻率的幾何形狀才是關鍵。
最後，二維過渡金屬二硫化物（TMD）的研發速度受限於物理建模的成熟度，這雖然並非最引人注目，但卻是二維器件能否從實驗室走向產品化的關鍵制約因素之一。我們需要計算成本低廉且更具預測性的模擬方法。目前主要有兩種方法：基於TCAD的器件模擬和第一性原理計算。TCAD在矽材料領域應用廣泛，但專用於二維器件的TCAD模型將變得至關重要。然而，目前這些模型仍受限於缺乏定義明確、基於物理原理的TMD物理、化學和輸運性質參數。第一性原理方法（包括密度泛函理論，DFT）對於理解器件機理仍然具有不可估量的價值，但計算成本和原子級系統尺寸的限制使其難以應用於實際器件和變異性研究。高效的、基於物理的工具鏈能夠連接這兩個領域，並非可有可無的基礎設施，而是加快迭代速度的先決條件。
總的來說，今年重點介紹的二維場效應電晶體（2D FET）成果與其說是對新材料的慶祝，不如說是一份清單，列出了在二維邏輯電路真正發揮作用之前，那些方面必須變得枯燥乏味且可重複。晶圓級整合路徑和轉移縮放的硬性限制；低偏置接觸電阻目標更像是產品本身的限制，而非實驗室偏置點；P型器件性能是主要瓶頸，受釘扎效應和介面效應驅動，而非輕微滯後；層控制和缺陷損傷等可變性問題，即使總體曲線看起來令人印象深刻，也會主導器件分佈。
儘管縮放的重點仍然是堆疊的GAA奈米片和隧道效應抑制，但這些研究也隱含地承認閾值電壓（Vt）控制和摻雜技術尚不成熟，需要基於介面和介電層的策略。接觸幾何形狀的實用性和建模工具鏈是未來取得可靠進展的基礎。下一個重要的里程碑並非是又一條創紀錄的轉移曲線。這是一個晶圓級、低偏差、具有統計可信度的演示，其中整合、接觸、極性對稱性和變異性都朝著正確的方向發展。 (半導體行業觀察)