引言

為了滿足高效能運算（HPC）和人工智慧（AI）的運算需求，人們需要一種可擴展的封裝。片上基板（CoWoS）是一種先進的封裝技術，具有封裝尺寸更大、I/O 連接更多的優勢。它允許2.5D 和3D 組件堆疊，實現同質和異質整合。先前的系統面臨記憶體限制，而當代資料中心則採用高頻寬記憶體（HBM）來提高記憶體容量和頻寬。 CoWoS 技術可在同一積體電路平台上實現邏輯SoC 和HBM 的異質整合。

CoWoS封裝概述

CoWoS 架構包括2.5D 水平堆疊和3D 垂直堆疊配置，徹底改變了晶片封裝的傳統模式。這種創新方法允許逐層堆疊各種處理器和記憶體模組，創建相互連接的晶片，形成一個內聚系統。透過利用矽通孔（TSV）和微凸塊，與傳統的二維封裝方法相比，CoWoS 可縮短互連長度、降低功耗並增強訊號完整性。

在實際應用中，CoWoS 技術可將GPU 和人工智慧加速器等高階處理單元與高頻寬記憶體（HBM）模組無縫整合。這種整合對於人工智慧應用尤其重要，因為在人工智慧應用中，大規模運算能力和快速資料存取是最重要的。 CoWoS 將處理元件和記憶體元件就近配置，最大限度地減少了延遲，提高了吞吐量，從而為記憶體密集型任務帶來前所未有的效能提升。

CoWoS封裝的優勢

CoWoS 技術具有多種優勢：

• 擴展性和更高的整合度： 傳統上，依照摩爾定律擴展電晶體有助於滿足對更高效能的需求。但事實證明，這對於高效能運算（HPC）、人工智慧甚至圖形處理器（GPU）等現代應用來說是不夠的。 CoWoS 允許在同一基板上堆疊晶片，從而減少同質或異質邏輯SoC 之間以及HBM 之間的互連延遲。
• 增強熱管理： 矽內插件和有機內插件的使用大大增強了堆疊積體電路的熱管理能力。這直接提高了整個系統的可靠性和壽命，同時最大限度地降低了熱節流風險。
• 改善電源完整性： 堆疊積體電路內的電源/接地網路使用RDL，同時使用深溝槽電容器 （DTC），使高速應用和記憶體密集型應用的電源完整性不受影響。
• 縮小尺寸，降低成本：CoWoS 技術有助於將多個邏輯SoC 和HBM 安裝在相同的積體電路和基板上。這與傳統封裝技術形成鮮明對比，在傳統封裝技術中，多個邏輯SoC 需要安裝在一塊印刷電路板（PCB）上，並在封裝中進行必要的連接。這導致封裝尺寸增大，材料成本和製造費用增加。 CoWoS 封裝整體較小，成本效益較高。

CoWoS技術的市場動態

1.需求驅動因素

人工智慧、雲端運算、大數據分析和行動運算等技術的蓬勃發展導致對運算能力的需求日益增長。

現代社會對運算能力的高需求促進了人工智慧晶片的發展，推動了對CoWoS 等先進封裝解決方案的需求。

TrendForce 的數據顯示，人工智慧伺服器出貨量大幅成長，2023 年達到近120 萬台，預計2022 年至2026 年的複合年增長率為22%。

對人工智慧晶片的需求，尤其是對採用更高規格HBM 的GPU 的需求，導致台積電CoWoS 封裝的產能緊張，英偉達是其主要客戶。

2.供需動態

由於供應短缺，台​​積電的CoWoS 封裝能力一直是人工智慧晶片產出的瓶頸，尤其是在中介軟體領域。

台積電計畫將CoWoS 產能提高一倍，並投資先進的封裝廠，以期在2024 年底前緩解供需失衡問題。

包括聯電、日月光科技控股公司和力成科技在內的其他台灣公司正在進入CoWoS 高級封裝市場，擴大產能並提供替代解決方案。

CoWoS技術的變體

目前使用的CoWoS 技術分為三類：

CoWoS-S：此技術使用單晶片矽內插件和矽通孔（TSV），以促進晶片和基板之間高速電訊號的直接傳輸。不過，單片矽內插層有良率問題。

CoWoS-R：這項技術以有機插層取代了CoWoS-S 的矽插層。有機插層具有細間距RDL，可在HBM 和晶片甚至晶片和基板之間提供高速連接。與CoWoS-S 相比，CoWoS-R 具有更高的可靠性和成品率，因為有機中間膜本身俱有柔性，可作為應力緩衝器，減輕因基板和中間膜之間的熱膨脹係數不匹配而產生的可靠性問題。

CoWoS-L封裝：此封裝使用本地矽互連（LSI）和RDL 內插件，共同構成重組內插件（RI）。除了RDL 內插件外，它還保留了CoWoS-S 的誘人特點，即矽通孔 （TSV）。這也緩解了CoWoS-S 中因使用大型矽內插件而產生的良品率問題。在某些實施方案中，它還可以使用絕緣體通孔 （TIV） 來取代TSV，以最大限度地降低插入損耗。

了解 CoWoS封裝元件

本節將討論CoWoS-L 封裝的組成和製造步驟：

1.CoWoS-L 是一種晶片末端組裝，因為首先要製造中間膜，然後在上面堆疊晶圓晶片。中間膜是CoWoS 技術的關鍵原料之一，因為多個晶圓晶片（如SoC、HBM 等）都安裝在中間膜上，中間膜實現了晶片之間的有效連接和通訊。中間膜製作完成後，下一步就是在晶圓晶片上製作直通絕緣通孔（TIV）。

2.然後在晶圓上安裝已知良好晶片（KGD）。晶粒和TIV 之間的間隙用模塑化合物填充，然後使用CMP 製程獲得平面。

3.下一步是製作兩個 RDL 層

• 一層位於中間膜正面，透過 μ 凸塊連接晶片和基板。
• 第二層RDL 位於中間膜背面，透過C4 凸塊連接中間膜和基底。

除此之外，CoWoS-L 技術還使用了深溝電容器 （DTC），可提供高電容密度，進而提高系統的電氣性能。這些電容器可充當電荷庫，滿足運行高速運算應用時的瞬時電流需求。

挑戰和限制

製造複雜性與成本考量：

CoWoS 是一種2.5D/3D 整合技術，與其前代產品相比，製造複雜度較高。製造複雜性直接導致採用這種封裝技術的晶片成本增加。這被認為是近來高效能運算和人工智慧晶片成本增加的一個重要原因。 CoWoS 的測試成本也增加了總成本。

整合和產量挑戰：

5D 和3D 積體電路需要像其他積體電路一樣進行測試，以確保它們不存在任何製造缺陷。然而，測試2.5D 或3D 積體電路的難度要大得多，因為在將每個晶圓晶片安裝到插接器上之前，都需要對其進行單獨測試，安裝後還需要再次測試。除此之外，還需要對矽通孔（TSV）進行測試。最後，大型矽內插件特別容易出現製造缺陷，並可能導致成品率下降。

熱挑戰：

CoWoS 封裝有熱問題，這是因為中間膜與基底之間的熱膨脹係數 （CTE） 不同。使用有機中間膜可在一定程度上限制熱問題。使用底層填充材料可以緩衝矽晶片和基底之間的熱失配，從而大大延長焊點的使用壽命。

同樣，在正面，再分佈層（RDL）的完整性，尤其是兩個矽晶片下面的再分佈層，很容易受到應力的影響。使用 μ-bump 底部填充材料可在矽晶片和RDL 之間起到應力緩衝作用。

電氣挑戰：

CoWoS 封裝面臨訊號和電源完整性方面的電氣挑戰。

（1）訊號完整性：

邏輯晶片-晶片-基板互連： 隨著資料速率的提高，TSV 的寄生電容和電感會導致互連訊號傳輸效能下降。為解決這個問題，我們努力優化TSV，以盡量減少電容和電感。

邏輯晶圓-晶圓到HBM：SoC 和HBM 之間互聯的眼性能瓶頸在於互聯的寄生電阻和電容。

（2）電源完整性：

CoWoS 封裝通常用於具有較高資料切換率和較低工作電壓的高效能應用。因此，這些封裝容易受到電源完整性挑戰的影響。

CoWoS技術的應用

與系統級晶片 （SiP） 等老式封裝技術相比，CoWoS 技術可在封裝中支援更多電晶體。所有需要大量並行計算、處理大向量資料和需要高記憶體頻寬的應用都最適合使用這種技術。

CoWoS 的一些應用包括

• 高效能運算 （HPC）。
• 人工智慧 （AI） 和機器學習 （ML）。
• 網路與資料中心
• 圖形處理器 （GPU） 和遊戲。

案例研究和成功故事

許多公司都因CoWoS 軟體包的成功而蓬勃發展。例如：

1.英偉達公司（NVIDIA）的人工智慧晶片依賴CoWoS 軟體套件。

2.AMD 也正在探索將CoWoS 封裝用於其人工智慧晶片。

3.聯發科與台積電合作，將CoWoS 用於其網路ASIC。

4.博通公司（Broadcom）將CoWoS-L 用於其滿足深度學習和網路應用的ASIC。

5.Global Unichip Corp. （GUC） 也與台積電合作，將CoWoS 用於其人工智慧、高效能運算和網路應用晶片。

結論

CoWoS 技術提供了更高的整合度，使積體電路能夠擴展以滿足不斷增長的運算能力需求。該技術正在不斷發展，以確保更高的良率、穩健的電源和熱完整性，並進一步增加插層面積，使更多晶圓能夠共享相同基板。未來幾年，CoWoS 將繼續推動半導體產業的發展。

參考文獻

[1]https://anysilicon.com/cowos-package/

[2]“Test Challenges in Designing Complex 3D Chips: What in on the Horizo​​​​n for EDA Industry”, by Sandeep K. Goyal.

[3]“Wafer Level System Integration of the Fifth Generation CoWoS®-S with High Performance Si Interposer at 2500 mm2”, by Huang et al.

[4]“CoWoS Architecture Evolution for Next Generation HPC on 2.5D System in Package”, by Hu et al.

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