下一代儲存材料

近年來，氧化物半導體作為下一代儲存架構的潛力材料受到廣泛關注，其關鍵優勢在於可實現與後端互連工藝（BEOL）相容的邏輯與儲存器件。本文報導了基於氧化物半導體溝道的 BEOL 儲存器件在近期取得的進展與面臨的挑戰，包括類 DRAM 的 1T-1C 儲存單元、無電容增益單元以及非易失性鐵電場效應電晶體（Ferroelectric FET）。文章分析了氧化物溝道的關鍵特性，重點關注在材料與器件工藝技術方面的進展，這些進展有助於提升儲存器的核心指標，如耐久性、資料保持特性以及可擴展性。這些研究結果為最佳化基於氧化物半導體的儲存器件、以滿足下一代應用需求，提供了有價值的參考。

引言

生成式人工智慧應用（如大語言模型，LLMs）的迅速普及，引發了向以資料為中心的計算範式轉變，並對新型儲存技術提出了前所未有的需求。這些儲存技術必須具備更高的容量和頻寬，並在能效方面表現更優，以支撐日益複雜的工作負載。為應對這些挑戰，氧化物半導體（OS）溝道材料正成為創新型儲存單元設計的重要候選。這類設計旨在與現有儲存解決方案（如 SRAM、DRAM）形成互補，通過實現與 BEOL 相容的儲存架構，推動儲存系統層級結構的變革。值得注意的是，基於氧化物半導體的儲存器具備獨特特性，例如單元覆蓋外設（Cell-over-Peripheral，COP）設計，這得益於其與先進 CMOS 邏輯器件的單片整合能力。

在 n 型氧化物半導體方面已取得顯著進展，包括 IGZO、InWO、InSnO 以及 InO 等材料。由於其超低漏電特性以及與低於 400℃ 的低熱預算工藝相容，這些材料已成為 BEOL 儲存單元接入電晶體的自然選擇。然而，尋找性能可與之匹配的 p 型氧化物溝道材料仍然更具挑戰性。該方向目前仍是一個活躍的研究領域，並且與 n 型氧化物半導體相結合，有望推動遠超儲存系統本身的新型應用。表 I 總結了當前正在密集研究的三類主要 BEOL 相容、基於氧化物半導體溝道的儲存器類型：

表 I： 基於氧化物半導體（OS）溝道的主要 BEOL 相容儲存器總結

（1）採用超低漏電 n 型氧化物半導體接入電晶體的類 DRAM 1T-1C 儲存結構；

（2）由 n 型與 p 型氧化物半導體電晶體組成的無電容增益單元儲存器，其結構形式包括 2T-0C 或 nT-0C；

（3）將 n 型氧化物半導體溝道與基於 Hf 的鐵電介質相結合，構成鐵電場效應電晶體

在本文中，我們將回顧基於氧化物半導體（OS）的儲存單元技術的最新進展，並討論為滿足性能需求，在材料與器件開發方面所取得的進展與面臨的挑戰。通過探討 n 型與 p 型氧化物溝道，我們旨在為新興儲存架構中影響器件設計、可擴展性和可靠性的關鍵因素提供參考。

用於類 DRAM 1T-1C 的 n 型 OS 電晶體

近期，在先進邏輯平台上展示了一種採用 n 型氧化物半導體電晶體的 1T-1C 儲存晶片，其在製造工藝與晶圓廠相容性方面表現出高度成熟性，並實現了優異的性能（見圖 1(a)）。該晶片在 0.75 V 的 VDD 條件下實現了 8 ns 的隨機周期時間和 128 ms 的保持時間，並在 85 ℃ 條件下展現出多年等級的可靠性（見圖 1(b)）。整個儲存單元陣列以 COP 結構單片整合在 CMOS 外圍電路之上，通過最小化訊號傳播距離，在密度擴展以及延遲和功耗降低方面提供了顯著優勢。n 型氧化物半導體材料已被廣泛研究，其成熟度在實現這一突破中發揮了關鍵作用。

然而，要滿足嚴苛的性能與可靠性要求，仍需解決若干關鍵挑戰：（1）在短溝道（LG < 30 nm）器件中通過接觸電阻（RC）最佳化實現高驅動電流（ION），以支援超低電壓（< 0.75 V）運行從而降低功耗；（2）閾值電壓（VT）調控，在抑制漏電的同時保持穩健的電路功能；以及（3）工藝與鈍化控制，以降低 VT 波動並提升可靠性。圖 2 給出了用於最佳化 n 型 OS 電晶體性能的策略示意圖。

在尺寸縮小的 n 型 OS 器件中，降低接觸電阻（RC）對於提升 ION 至關重要。圖 3(a) 對比了 RC 最佳化前後的 ID–VG 特性，其中最佳化措施包括：（1）通過接觸工藝工程手段，減輕接觸刻蝕過程中造成的表面損傷；（2）通過接觸中間層（IL）最佳化，降低金屬/半導體肖特基勢壘（SB）高度。通過結合這些方法，實現了低於 500 Ω·μm 的 RC 值（見圖 3(b)）。

與矽基電晶體不同，基於氧化物半導體的電晶體在 VT 調控及其波動控制方面需要採用根本不同的方法，這涉及對 OS 溝道中金屬離子濃度、氧空位以及氫含量之間微妙平衡的精確調控。圖 4 展示了通過精確控制溝道成分實現的 OS 電晶體 VT 的寬範圍可調性。然而，這類方法往往在 VT 與 ION 之間引入不理想的權衡關係，因此仍需在材料與工藝最佳化方面開展持續研究，以解決這一問題。

可靠性性能（包括正偏壓溫度不穩定性和負偏壓溫度不穩定性，PBTI/NBTI）對 OS 溝道電晶體中氫的存在高度敏感。已有研究表明，由於氫擴散和缺陷形成，n 型 OS 系統中會出現複雜的 PBTI 和 NBTI 行為。為減輕這些影響，採用了表面處理和鈍化方法，以儘量減少氫含量並防止其在工藝過程中向溝道中擴散，如圖 5 所示。

圖 6 給出了採用最佳化工藝流程製備的 1T-1C 儲存晶片的耐久性測試結果，在 85 ℃ 條件下經過 10¹⁴ 次循環後，其誤位元率（BER）仍低於 1 ppm。圖 7 展示了在 25 ℃ 下最佳化後的 n 型 OS 器件性能，以及 VT 和 ION 的累積分佈曲線，驗證了該工藝在整片晶圓範圍內具有較小晶片間差異的穩健性。性能基準結果如表 II 所示，在最短柵長（LG < 30 nm）條件下，實現了正 VT 條件下的最高 ION。

2T-0C 增益單元中的 p 型 OS 電晶體

無電容 2T-0C 增益單元（GC）由一個寫電晶體和一個讀電晶體構成，可實現非破壞性讀出，是高密度片上儲存應用中一種具有前景的方案。基於氧化物半導體（OS）的增益單元已在 n–n 和 n–p 兩種配置中得到驗證。2T-0C 增益單元的工作主要由寫/讀電晶體之間儲存節點（SN）處儲存的電荷決定，並且對寫字線（WWL）與 SN 之間的電容耦合尤為敏感。n 型 OS 電晶體的超低漏電特性使其成為理想的寫電晶體候選，因為在待機狀態下能夠有效保持 SN 處的電荷。另一方面，由於電容耦合效應較弱，p 型溝道相較於 n 型溝道更適合作為讀電晶體，從而為讀操作提供更大的感測窗口。

儘管 n 型 OS 技術相對成熟，但 p 型 OS 材料的研究進展仍然有限且具有挑戰性。近年來，一氧化錫（SnO）因其良好的熱相容性（可達約 350℃）、對氫的耐受性以及獨特的電子結構而成為研究較多的 p 型氧化物半導體候選材料。在該材料中，價帶由 O-2p 與 Sn-5s 軌道的重疊所形成，從而支援 p 型輸運。然而，要在增益單元應用中充分實現 SnO 作為讀電晶體的潛力，仍需解決若干挑戰，包括：（1）提陞遷移率並降低接觸電阻以改善導通電流；（2）減小遲滯以實現穩定的閾值電壓；以及（3）實現可調閾值電壓和更高的 ION/IOFF 比，以降低漏電流和潛通路電流，這對於擴展儲存陣列、在每條位線上整合更多單元至關重要。此前的概念驗證研究已成功展示了通過物理氣相沉積（PVD）製備的背柵 SnO 電晶體，其器件製備流程為實驗室尺度。圖 8(a)–(d) 展示了典型 SnO 器件的 ID–VG 曲線、GI-XRD 以及 TEM 結果，表明器件具有良好的結晶質量，提取的遷移率約為 2 cm²/V·s。

在此基礎上，本文進一步報告了採用晶圓廠相容工藝流程製備 SnO 器件的最新成果。圖 9(a) 顯示了在 300 mm 晶圓工藝中製備的長溝道（LG = 1 μm）SnO 器件的 ID–VG 曲線，其 ION/IOFF 比約為 10⁴，遷移率約為 1 cm²/V·s，遲滯小於 500 mV。這些器件採用背柵工藝製備，首先在晶圓上沉積金屬作為背柵，其後通過 ALD 沉積高介電常數介質，再通過 PVD 沉積 SnO。在通過有源刻蝕定義並隔離溝道區域之後，沉積一層 SiO₂ 作為層間介質（ILD）。

最後，通過在 ILD 中進行接觸刻蝕、金屬填充以及化學機械拋光（CMP）形成源/漏（S/D）接觸。值得注意的是，這些器件在 300 mm 晶圓範圍內表現出良好的均勻性（見圖 9(b)）。儘管取得了這些積極進展，仍需在材料與工藝開發方面進行進一步探索和最佳化，以充分釋放基於 SnO 器件的潛力。

通過 PVD 製備 SnO 的沉積參數（如氧分壓 Opp% 以及總壓強）對於抑制不期望的錫氧化態（如 Sn 或 SnO₂）的形成至關重要，這些相的存在可能導致不利的金屬性或 n 型輸運行為。圖 10 展示了在不同 Opp% 和總壓強條件下 SnO 電晶體的 VT–ION 關係，表明這些參數對薄膜質量和器件行為具有顯著影響。結果表明，SnO 中可能存在滲流輸運現象，這種現像在 n 型 OS 中也較為常見，但仍需進一步研究以全面闡明該材料體系中的主導輸運機制。針對 p 型 OS 電晶體的源/漏接觸最佳化採用了兩種方法：（1）通過降低接觸/SnO 介面處的表面陷阱態密度，從而降低肖特基勢壘（SB）高度；（2）提高源/漏區域的局部載流子濃度，以改善能帶彎曲並減小隧穿寬度。圖 11 展示了接觸電阻隨柵極電壓顯著調製的行為，反映了肖特基接觸的特性。通過接觸最佳化，實現了約 5 倍的 RC 降低。

具有高耐久性的 1T OS-FeFET

採用 Hf₁₋ₓZrₓO 作為鐵電層的鐵電場效應電晶體（FeFET），由於其基於電場驅動的寫入機制，被認為是實現高速、低功耗儲存的有前景候選方案。氧化物半導體溝道與鐵電介質均可採用 ALD 工藝沉積，這為實現高密度、具備優異成本可擴展性的三維儲存提供了可行性。然而，將鐵電材料與氧化物半導體溝道進行整合，會為 OS-FeFET 儲存器的運行引入一些獨特挑戰。主要問題包括：（1）由於 n 型 OS 溝道中空穴載流子不足而導致的弱擦除現象；以及（2）由氧化物半導體溝道中氧空位的生成及其向鐵電層擴散所引起的耐久性退化。

近期，通過展示一種高度縮放的 OS-FeFET 儲存器件，在該領域取得了重要突破，該器件的單元面積為 0.009 μm²。該器件採用 n 型 OS 溝道，在 300 mm 晶圓上製備，實現了 40 μA/μm 的導通電流、30 ns 的高速操作、在 85 ℃ 條件下超過 1000 s 的資料保持能力，以及 10¹² 次循環的耐久性（見圖 12）。這一成果得益於多項關鍵工程策略，包括：（1）通過調節 Zr 含量實現 HZO 相結構最佳化（見圖 13）；（2）通過協同最佳化鐵電層與 OS 溝道的厚度及成分實現閾值電壓調控（見圖 14）；（3）通過 OS/鐵電介面工程抑制氧空位的產生，並通過最佳化厚度以降低硬擊穿風險（見圖 15）；以及（4）在 HZO 中引入摻雜以抑制氧空位擴散（見圖 16）。基於 OS-FeFET 儲存器的非易失性及電場驅動機制，還可通過實現每位元多電平操作來進一步提升儲存密度。然而，這將需要顯著改善器件的離散性和均勻性，以確保大規模陣列中的一致性能。

結論

基於氧化物半導體（OS）的儲存技術為重塑儲存系統層級結構提供了重要機遇，並有望實現高密度、高能效的系統，以滿足不斷增長的資料中心型工作負載需求。基於 n 型 OS 的新型儲存架構已取得顯著進展。然而，要充分釋放 OS 技術的全部潛力，仍需在 p 型 OS 材料研究方面實現關鍵性突破，這將進一步拓展下一代儲存與邏輯解決方案的應用範圍。 (半導體行業觀察)