#DRAM
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10月30日長鑫三季報業績交流會上,公司第一次把第六代工藝平台和4F²架構綁在一起說:G6已完成工程樣片驗證,年底計畫推出融合4F²的新一代DDR5 RDIMM,直接瞄準伺服器市場。工程樣片驗證不是量產,核心性能指標在真實晶圓上達到設計預期,這一步跨過去,才有客戶端驗證和規模量產的資格。 4F²值得單獨拆。DRAM單元面積從6F²壓到2F×2F,面積縮到主流方案的三分之二,同樣一片晶圓能切出更多裸片,單位位元成本往下走。10nm級之後6F²逼近物理極限,IEEE的IRDS路線圖寫得很直白:半間距微縮越來越難,從6F²向4F²轉型是維持成本趨勢最有前景的路徑。三星、SK海力士都把4F²列進10nm級以下的關鍵方向,業內也把它當成通往3D DRAM的必經階段。 長鑫這次搶到的位置是工程樣片驗證先完成。三星在ISSCC 2026發了10nm級4F²論文,CTO今年10月公開確認在研發;SK海力士把4F²垂直柵平台和3D DRAM並列為兩大技術支柱。兩家的進度都停在研發和論文階段,長鑫把工程樣片跑完了。如果後續客戶端驗證順利,全球首個落地4F²的企業可能就是長鑫。 架構層面的核心是自研VSG垂直包圍柵電晶體。溝道被柵極四面圍住,柵控能力比平面結構強,短溝道效應和漏電壓得住。DRAM和CMOS的製造工藝被解耦,兩邊各走各的最佳化路線,再通過晶圓級混合鍵合把邏輯和記憶體高速連起來。長鑫2019年就開始自研混合鍵合,專利數量排到全球前十,4F²相關公開專利族超過300件。這些數字不是裝飾,是工程驗證能跑在前面的地基。
DRAM換道,長鑫先手落子
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