HBM 4，開卷！

對於記憶體行業來說，HBM已是萬眾矚目的焦點。

在過去兩年幾家大廠普遍虧損的情況下，只有HBM市場在不斷走高，成為了少數能拿得出手的業績，尤其像海力士這樣手握輝達H100中HBM供貨權的廠商，成為了AI浪潮裡掙得最多的廠商之一。

儘管距離第一款HBM 3E發佈只有一年左右的時間，但是各大廠商已經把HBM4提上了日程，尤其是兩家韓廠——SK海力士和三星，它們正在圍繞下一代HBM4記憶體半導體的量產時間展開激烈的競爭。

兩家公司計畫在10月和11月完成基本設計，並進入量產階段，即所謂的“流片”（Tape Out），這一階段也意味著記憶體晶片已經具備完整的功能。兩家公司都等著為輝達基於 Rubin 的 AI 晶片供應HBM 4，從而在未來市場中佔據主導權。

是SK海力士繼續保持主導優勢？還是三星重振雄風？

路線之爭

首先我們先來簡單瞭解下HBM 4的技術規格，其相比HBM3E，提供了雙倍的通道寬度，即2048位對1024位，資料傳輸速度和性能都有了顯著提升。HBM3E堆疊了12個DRAM晶片，支援24GB和32GB的容量，而HBM4可以堆疊16個DRAM晶片，支援64GB容量。

根據 JEDEC 的說法，HBM4 旨在提高資料處理速度，同時保留更高的頻寬、更低的功耗和更大的單個晶片或堆疊容量等關鍵特性，這些特性對於需要高效管理大型資料集和複雜計算的應用（如生成式人工智慧、高性能計算、高端顯示卡和伺服器）來說至關重要。

根據 JEDEC 的初步規格，與 HBM3 相比，HBM4 預計 “每個堆疊的通道數翻倍”，這表明利用率更高，從而顯著提升性能。另外值得注意的是，為了支援裝置相容性，新標準確保單個控製器可同時支援 HBM3 和 HBM4。

JEDEC 指出，HBM4 將指定 24 Gb 和 32 Gb 層，支援從 4 hi到 16 hi的 TSV 堆疊。該委員會已初步同意最高 6.4 Gbps 的速度，並正在討論更高的頻率。

有趣的是，JEDEC 並未明確說明 HBM4 如何將儲存器和邏輯半導體整合到單個封裝中，而這正是業界急於解決的主要挑戰之一。

此前我們討論過，HBM每一代的標準，本質上是技術路線之爭，誰的標準被採納，誰就能在市場中獲得領先地位，因而海力士、三星和美光圍繞著標準展開一場激烈的交鋒。

海力士和三星作為韓廠，最初就是存著將標準化為己用的目的：SK海力士當初研究 HBM 與邏輯處理器直接連接的概念，其涉及記憶體和邏輯製造商共同設計晶片，然後由台積電等晶圓代工廠製造，而三星也是如此，由於它同時具備晶圓代工和封裝業務，在這方面顯然具備更多優勢。

美光當初並不打算把 HBM 和邏輯晶片整合到一個晶片中，當初它想宣傳的是，大家可以通過 HBM-GPU 這樣的組合晶片獲得更快的記憶體訪問速度，但是單獨依賴某一家的晶片就意味著更大風險，也就是不能讓韓廠的標準成為現實。

美國媒體此前宣稱，隨著機器學習訓練模型的增大和訓練時間的延長，通過加快記憶體訪問速度和提高每個 GPU 記憶體容量來縮短執行階段間的壓力也將隨之增加，而為了獲得鎖定的 HBM-GPU 組合晶片設計（儘管具有更好的速度和容量）而放棄標準化 DRAM 的競爭供應優勢，可能不是正確的前進方式。

但韓媒的論調恰恰相反，多年以來，韓國非記憶體半導體一直難成氣候，如今HBM帶來千載難逢的機會，自然不能錯過，他們表示，除了定製的DRAM 代工廠之外，可能還會出現一個更大的世界，即使是輝達這樣的巨頭也將不得不在三星和 SK 海力士製造的板材上進行設計。

當然，如今看來，手握技術和市場的韓廠，終有一日會讓自己的路線變為HBM4事實上的標準。美光當初力推HMC，本意也是想在資料中心記憶體上佔據領先地位，走出傳統的半導體周期，但最終卻走向失敗，如今的它很清楚海力士力推定製化記憶體的影響，試圖加以阻止，但本就落後了它恐怕也只能跟著吃一點尾氣了。

兩大韓廠，強強對決

今年8 月 19 日，SK 海力士副總裁柳成洙出席了在首爾舉辦的“SK 利川論壇 2024”。在論壇的第二場會議上，柳成洙公佈了 SK 海力士的雄心勃勃的戰略，即開發一款性能比現有 HBM 高出 30 倍的產品。

柳成洙表示：“我們的目標是開發性能比當前 HBM 提高 20 到 30 倍的產品，重點是推出差異化產品。”他強調，公司專注於通過先進的執行能力，以面向 AI 的記憶體解決方案來應對大眾市場。這一戰略至關重要，因為在 AI 技術的快速發展推動下，對高性能記憶體的需求不斷增長。

柳成洙強調，SK Hynix 的 HBM 受到全球公司的高度關注，尤其是七大科技巨頭（M7），其中包括蘋果、微軟、Google Alphabet、亞馬遜、Nvidia、Meta 和特斯拉等科技巨頭。Ryu 透露：“七大科技巨頭（M7）的所有成員，也就是美國大型科技公司，都曾與我們接洽，要求提供定製的 HBM 解決方案。”

副總裁還分享了他對滿足這些需求的個人承諾，他表示：“我整個周末都在不停地與 M7 公司溝通。內部需要大量工程資源來滿足他們的要求，我們正在付出巨大努力來確保這些資源。”這種奉獻精神反映了 SK Hynix 保持其在 HBM 市場領先地位的決心。

他還表示，SK 海力士需要自己定義記憶體規格，而不是跟隨其他公司。“我們需要建立自己的（記憶體半導體）規格，而不是跟隨特定的公司。”他總結道：“我們正處於 HBM 模式的重要轉折點，定製產品的需求不斷增加。我們將抓住這些機會，繼續發展記憶體業務。”

但HBM4涉及到了更先進的邏輯晶片，並不擅長這方面的海力士的選擇是與台積電攜手，作為世界最大的晶圓代工廠，台積電同樣也是M7的供應商，清楚他們的需求，做類似產品自然也是得心應手。

今年早些時候，台積電和 SK 海力士組建了所謂的 AI 半導體聯盟，該聯盟將結合兩家公司在各自領域的優勢，並在“一個團隊戰略”原則下協調雙方戰略，隨後雙方宣佈合作開發HBM4基礎晶片，台積電確認將使用其12FFC+（12nm級）和N5（5nm級）工藝技術來協助海力士生產HBM4晶片。

台積電的 N5 工藝可實現更多整合邏輯和功能，互連間距從 9 微米到 6 微米，這對於片上整合至關重要。12FFC+ 工藝源自台積電的 16nm FinFET 技術，將能夠生產具有成本效益的基片，使用硅中介層將記憶體連接到主機處理器。

台積電還在最佳化其封裝技術，特別是CoWoS-L和 CoWoS-R，以支援 HBM4 整合。這些先進的封裝方法可以建構多達八個光罩尺寸的中介層，並便於組裝多達 12 個 HBM4 記憶體堆疊。新的中介層將具有多達八層，以確保高效布線超過 2,000 個互連，同時保持適當的訊號完整性。根據台積電的幻燈片，到目前為止，實驗性的 HBM4 記憶體堆疊已達到 14mA 時 6 GT/s 的資料傳輸速率。

台積電代表表示：“我們還針對 HBM4 最佳化了 CoWoS-L 和 CoWoS-R。CoWoS-L 和 CoWoS-R 都使用了超過八層，使 HBM4 能夠以 [適當的] 訊號完整性路由超過 2,000 個互連。我們與 Cadence、Synopsys 和 Ansys 等 EDA 合作夥伴合作，以認證 HBM4 通道訊號完整性、IR/EM 和熱精度。”

不過需要注意的是，儘管引入了台積電的先進製程和封裝，但海力士的HBM4晶片中的DRAM依舊採用了第五代10nm即1b的工藝，而SK 海力士預計將於 2025 年下半年量產 12 層 HBM4。

與此同時，三星作為擁有晶圓代工、儲存器、封裝等能力的IDM企業，也在積極推動定製化的HBM AI解決方案。

2024年7月，三星電子記憶體部門新事業企劃組長崔章錫在“三星代工論壇”上表示，公司打算為HBM4代開發多種定製化的HBM記憶體產品，並宣佈與AMD、蘋果等大客戶展開合作。

崔章錫指出，HBM架構正在發生深刻變革，很多客戶從傳統通用HBM轉向定製化產品。三星電子認為，定製化HBM將在HBM4代成為現實。

三星的計畫是，以 HBM4 為契機扭轉 HBM 戰局中的劣勢，三星同時擁有系統 LSI 部門和代工部門，兩個部門在內部通力合作，可以從 HBM4 基礎晶片的初始設計開始最佳化性能，而且由於輝達等廠商希望將包括代工和封裝在內的整個流程委託給一家公司，三星所謂的“交鑰匙（批次生產）”戰略顯然相較於海力士與台積電合作來說，更具備競爭力。

三星在 7 月左右在其裝置解決方案 (DS) 部門內組建了一支400人左右的新的 HBM 開發團隊，目前已在 HBM4 方面取得了進展，目標是在今年年底前完成該產品的流片，此舉也被視為為其 2025 年底前大規模生產 12 層 HBM4 產品奠定了基石。

據悉，三星現有的HBM3E採用7納米工藝，但HBM4將跳過5-6納米工藝，採用4納米邏輯工藝，而記憶體晶片則比海力士更加激進，將採用 10nm 第六代 (1c) DRAM新品。

由於三星計畫在 HBM4 核心晶片中使用 1c DRAM，相關投資也將隨之而來。TrendForce 報告稱，三星的 P4L 工廠將從 2025 年開始成為擴大記憶體容量的關鍵地點，DRAM 的裝置安裝預計將於 2025 年中期開始，1c 納米 DRAM 的量產預計將於 2026 年開始。

就目前而言，三星的HBM3E 仍在與輝達的認證過程中苦苦掙扎。TrendForce 指出，由於該公司渴望從 SK 海力士手中奪取更高的 HBM 市場份額，其 1alpha(1α) 產能已為 HBM3e 預留。

混合鍵合是未來？

需要注意的是，JEDEC的HBM4標準並未提及堆疊高度，其原定於今年年初發佈HBM4標準，但據報導，由於成員公司對堆疊高度存在意見分歧，該發佈被推遲。據瞭解，JEDEC有意將高度限制從現有的720微米（μm）放寬至775μm，原因是需要額外的空間來建構更多的層。

這也讓 “混合鍵合”技術成為了記憶體市場的關注焦點，這項能夠減少HBM厚度並提高速度的混合鍵合技術，被認為是決定市場成敗的關鍵技術。

據韓媒報導，SK海力士正在開發預計明年量產的HBM4的兩種鍵合方式，分別是現有的“MR-MUF”（Mass Reflow-Molded UnderFill）和混合鍵合的雙軌方式。

所謂的鍵合是指半導體之間的粘合工藝。HBM是通過堆疊DRAM製成的產品，MR-MUF是先加熱進行類似銲接的操作，然後在晶片之間加入粘稠的液體使其固化的方式。同時，還進行保護晶片的“封裝”工序。在這過程中，DRAM之間通過稱為“凸點”（球狀導電突起）的材料進行連接。然而，混合鍵合技術則無需在DRAM之間使用凸點，直接連接DRAM。這一技術不僅可以大幅減少HBM的厚度，還能縮短DRAM之間的距離，從而加快資料傳輸速度。由於該方式在彌補傳統鍵合方式的弱點上表現出色，已引起主要客戶的高度關注。

一位半導體行業人士表示，“由於混合鍵合的技術難度較高，SK海力士可能會在HBM4的16層產品上繼續採用MR-MUF方式，但預計後年起無論如何都會引入混合鍵合技術。”

特別是國際半導體標準化組織（JEDEC）最近將HBM4標準的厚度從之前的720微米（㎛）放寬至775微米。這意味著，記憶體企業可以通過現有的鍵合方式實現HBM4，預計在未來一段時間內，MR-MUF和混合鍵合將並存發展。

然而，更值得關注的是三星電子試圖顛覆HBM市場的動向。三星電子據稱非常有決心在HBM4中實現混合鍵合的成功。另一位業內人士表示，“如果混合鍵合技術難以實現，三星電子或將從現有的‘TC-NCF’（熱壓縮非導電膜）方式轉向MR-MUF，但目前看重混合鍵合的可能性更大。”三星電子目前通過TC-NCF方式製造HBM，在晶片之間加入薄薄的非導電膜（NCF）後進行熱壓縮。然而，迄今為止，在產品的完整性和生產效率方面，該方式被認為不如MR-MUF具有競爭力。

三星電子在最近於美國科羅拉多州丹佛舉辦的電子元件技術會議（ECTC）上發表了論文，強調混合鍵合技術對於16層以上的HBM產品來說是必要的。儘管JEDEC放寬了厚度標準，三星電子仍希望在競爭對手之前成功實現混合鍵合，確保市場領先地位。如果未來推出24層、32層等更高級產品，混合鍵合將成為必需技術。

這一動向預計將促使受到三星電子追趕的SK海力士加速混合鍵合技術的開發。SK集團董事長崔泰源本月初訪問了SK海力士總部，並向員工傳達了“在明年提前實現第六代HBM商業化”的資訊，業界認為這也包含了混合鍵合技術的相關內容。事實上，SK海力士的高層人士在公開場合頻繁提到混合鍵合封裝技術。

據稱，美光也正在集中研究針對HBM4的混合鍵合技術。然而，業內預測其技術成熟度相對落後於三星電子和SK海力士。行業人士表示：“美光科技預計在未來一段時間內將繼續使用當前的TC-NCF方式。”

寫在最後

就現在來看，HBM市場已經形成了“一超一強一平”的格局。

海力士技術實力最為雄厚，作為輝達最重要的供應商，它掌握著主動權，而三星儘管招數盡出，但在HBM3和3E的輝達認證上表現並不理想，HBM4已經不容有失，而美光儘管已經向輝達出貨HBM，但市場份額實在太小，其對於HBM標準的影響也較小，短時間內很難對兩家韓廠構成實質性的威脅。

在HBM4來臨之時，行業或將迎來一場更激烈的戰爭，而其中勝者，有望真正主宰未來十年的DRAM市場。(半導體行業觀察)