在 AI 算力高速擴張之下，高頻寬記憶體 HBM 持續迭代，頻寬與堆疊層數不斷沖高，但同時也遭遇功耗暴漲、介面面積擠佔計算晶片資源、資料傳輸路徑損耗等現實瓶頸。三星完整披露一套分三步走的 HBM 演進藍圖：從cHBM 定製基底裸片改造現有 HBM 底座，逐步疊加記憶體擴展、RAS 可靠性、計算解除安裝能力，終極目標是zHBM 真正三維整合，把 DRAM 直接垂直堆疊到 xPU 計算晶片上方，拋棄傳統 2.5D 矽中介層，以此破解 AI 系統記憶體與計算之間資料搬運帶來的功耗與性能枷鎖。 HBM 迭代的現實矛盾：頻寬提升，整機功耗持續走高 自 2016 年 HBM2 到規劃中 HBM4E 的工藝演進時間表可以看出，C-die 為記憶體堆疊裸片；B-die 是 HBM 堆疊最下方的基底裸片；xPU（AI 計算 SoC）邏輯工藝從 16nm 一路演進到 2027 年小於 3nm 節點。 行業一個關鍵矛盾浮出水面：雖然每位元傳輸能效 pJ/b 持續改善，但 MPGA 封裝整體功耗卻持續走高。HBM 頻寬規格每一代翻倍，整機功耗水漲船高；到 HBM4 時代，必須在 B-die 基底裸片引入先進邏輯工藝，才能夠遏制功耗的快速增長，同時 B-die 基底裸片與 xPU 計算晶片之間工藝節點差距正在不斷縮小。

台積電先進製程藍圖明確，在埃米世代可望再度完勝三星。 三星原定2027年量產1.4nm的時間點，將延後至2029年，比台積電A14晚一年量產。 業界看好，台積電將持續享有領先者紅利。 台積電已提出埃米級製程計畫，以A16為首發代表，預計2026年下半年生產就緒。

研究機構SemiAnalysis分析指出，3D NAND堆疊層數突破300層，傳統鎢制字元線（word line）已在三方面逼近物理極限，讓“鉬”從製程最佳化材料，變成必要的替代材料，意味著NAND製造正迎來關鍵材料轉型。 對300層以上的NAND而言，鉬不是最佳化選項，而是必要材料。 3D NAND大約十年前就停止橫向微縮，改以垂直堆疊提高記憶體密度，但當堆疊層數超過約300層後，連接各記憶單元的鎢制字元線便面臨三大物理瓶頸：電阻過高、含氟化學製程導致漏電，以及超深孔難以有效填充。 相較下，鉬在奈米維度互連線的電阻較低，可提升讀寫速度，且不需要使用含氟化學製程，可避免漏電問題，在高深寬比結構中的填充能力也更好。

【CNMO科技消息】三星電子正加速推進面向AI資料中心市場的大面積半導體先進封裝技術——面板級封裝（PLP）的商用化處理程序。據三星電子半導體封裝業務高級工程師Lee Hee-seok在“ASPS 2026半導體封裝趨勢論壇”上透露，公司將依託在移動裝置領域積累的大尺寸面板量產經驗，將PLP技術從智慧型手機、智能手錶等移動裝置擴展至AI用超大型封裝領域。 三星面板級封裝（PLP）結構 PLP技術：方形面板替代圓形晶圓，生產效率提升5倍以上 FO-PLP（扇出型面板級封裝）是在方形面板上進行晶片封裝的技術。與傳統圓形晶圓上的FO-WLP（扇出型晶圓級封裝）相比，PLP的最大優勢在於生產效率的顯著提升——圓形晶圓在切割晶片時邊緣部分會被浪費，而方形面板在結構上幾乎不存在邊緣浪費。據業界統計，以12英吋（300mm）晶圓為基準，PLP方式通常可產出5倍以上的晶片。

中國半導體崛起對韓國的威脅已不僅限於壓力，部分領域甚至已經走在韓國前面。 這是因為中國通過大力投資，即便成功機率不高，也在推動新技術的誕生。 最具代表性的就是NAND快閃記憶體。 業內甚至已經出現一種判斷，中韓在NAND快閃記憶體技術上的差距已不復存在。

美國銀行預計，受記憶體供給短缺與消費旺季疊加影響，9月DRAM、NAND現貨價格仍有10%至20%上漲空間。三星、SK海力士、美光產能優先保障AI客戶，管道供給滿足率不足50%。輝達強勁增長指引進一步強化記憶體需求預期，行業景氣度有望持續。 記憶體晶片現貨市場供需失衡持續加劇，疊加傳統消費旺季臨近，美國銀行預計9月現貨價格仍有10%至20%的上漲空間。 追風交易台消息，據美銀全球研究8月27日發佈的報告，管道調查顯示，9月現貨市場供給滿足率（sufficiency ratio）不足50%，模組廠商和白牌OEM普遍反映無法從主要記憶體晶片廠商處獲得足量的通用DRAM及NAND產品，原因在於三星電子、SK海力士、美光等大廠將產能優先分配給大型科技客戶。 報告指出，儘管當前現貨價格已令多數IT產品處於負毛利區間，但供給短缺與旺季效應的共振仍將推動價格進一步走高。

隨著AI大模型持續向更大參數、更長Context Window和更高推理吞吐演進，HBM正在從“拼頻寬”進入一場更深層次的架構革命。 🔷4nm Base Die推動Memory Controller、RAS與PE全面整合 🔷從Custom HBM到zHBM，xPU與DRAM最終走向3D垂直融合 看完三星這份關於 HBM Base Die 的最新技術報告後，我發現一個非常重要的趨勢正在浮現：未來HBM的競爭，可能不再只是DRAM堆多少層、頻寬做到多少TB/s，而是Base Die究竟能夠承載多少邏輯與計算功能。

01：三星電子：HBM的散熱趨勢 近日，全球頂級晶片與電腦體系結構會議 Hot Chips 2026 召開，三星在會上分享了題為 “Evolving HBM Base Die” 的下一代HBM技術路線，首次從Base Die演進的角度系統討論了HBM4、HBM5乃至未來3D堆疊記憶體面臨的功耗與散熱挑戰。隨著HBM Base Die開始採用先進邏輯製程，並逐步整合PHY、Memory Controller、SRAM乃至Processing Elements等更多主動邏輯功能，HBM正在從過去相對單純的高頻寬記憶體器，演變為新的高功率密度熱源。 三星在 Hot Chips 2026 公佈的這套 HBM Base Die 路線，最值得關注的其實不是HBM容量，而是一個很明確的趨勢：未來HBM正在從GPU旁邊相對低功耗的記憶體器，逐漸變成一個新的高熱流密度熱點，AI晶片液冷的重點也可能從“只壓GPU/XPU”進一步擴展到“GPU+HBM整體封裝散熱”。 HBM散熱出現一個反直覺的問題：製程越先進，局部熱點反而越嚴重