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DRAM“危機”，新型儲存技術群雄逐鹿
在AI的狂飆猛進中，大模型規模呈指數級增長態勢，從最初的 GPT-3的1750 億參數，到如今前沿模型邁向兆級參數的征程，每一次跨越都對計算資源提出了近乎苛刻的要求，尤其是儲存頻寬，給傳統的記憶體技術帶來了巨大挑戰。
在過去幾十年中，伺服器硬體的算力峰值基本以每兩年3倍的速度飛速增長，展現出強大的計算潛力。然而，DRAM頻寬的增長速度卻僅為每兩年1.6倍，片間互連頻寬的增速更是只有每兩年1.4倍。這種不均衡的發展速度，使得在長達20年的時間跨度裡，造成了記憶體的存取速度嚴重滯後於處理器的計算速度，記憶體瓶頸導致高性能處理器難以發揮出應有的功效，這對日益增長的高性能計算形成了極大的制約。
這種不均衡的發展，被業界稱為“儲存牆”問題。
“儲存牆”的存在使得處理器的性能無法得到充分發揮，嚴重制約了AI模型的訓練和推理速度。有相關研究表明，在一些大規模的AI訓練任務中，由於記憶體牆的存在，處理器的實際利用率可能只有理論峰值的20% - 30%，這無疑是對計算資源的巨大浪費。
直到HBM的出現，宛如一場儲存領域的革命，徹底改變了傳統DRAM的佈局模式。HBM 憑藉其超高的頻寬，能夠實現每秒1.2TB的資料傳輸速度，這一數字是傳統DRAM的數倍甚至數十倍，有效緩解了記憶體頻寬的壓力，使得AI晶片能夠更快速地獲取和處理資料，從而大大提升計算效率，滿足AI模型對頻寬的極致需求。
而HBM之所以能夠實現如此高的頻寬，關鍵在於其採用了先進的3D堆疊技術，通過矽通孔（TSV）技術，將多個DRAM晶片垂直堆疊在一起，形成了一個緊密的儲存模組。在傳統的DRAM中，晶片是平鋪在電路板上的，資料傳輸線路較長，訊號衰減和延遲較大。而HBM的3D堆疊結構使得資料傳輸線路大幅縮短，訊號傳輸更加快速和穩定。
然而，儘管HBM在技術上展現出了巨大的優勢，但其製造過程堪稱一場精密而複雜的“垂直革命”，其核心在於TSV、減薄封裝和微凸點等關鍵技術的協同運用，每一個環節都蘊含著極高的技術難度和工藝挑戰，且其高昂的成本或許也成為了制約其大規模應用的一大障礙，使得許多對成本較為敏感的應用場景望而卻步。
綜合來看，傳統DRAM面臨“儲存牆”瓶頸；DRAM堆疊而來的HBM同樣面臨工藝複雜、成本高昂的挑戰。
因此，當傳統DRAM及其路徑延續性技術創新的弊端開始暴露出來，市場亟待能夠滿足新場景需求的儲存器產品，一些新型儲存迎來機會窗口。
DRAM危機，新型儲存技術群雄逐鹿
3D鐵電RAM：DRAM儲存架構的顛覆者
在探索DRAM替代技術的征程中，3D鐵電RAM展現出了巨大的潛力，成為了備受矚目的焦點。
其中，美國SunRise Memory公司便是這一領域的開拓者，他們致力於開發用於AI應用的3D鐵電RAM晶片，其技術路徑極具創新性。
據瞭解，SunRise Memory採用垂直堆疊的FeFET儲存單元，這種獨特的設計使其目標儲存密度比傳統DRAM晶片提高10倍。通過巧妙地利用HfO2（二氧化鉿）的鐵電效應，該技術實現了非易失性儲存，這意味著在斷電後資料依然能夠得以保存，大大提高了資料的安全性和穩定性。
不僅如此，其功耗相較於傳統DRAM降低了90%，這對於對功耗極為敏感的AI應用來說，無疑是一個巨大的優勢。在資料中心中，大量的伺服器需要長時間運行，功耗的降低不僅可以減少能源成本，還能降低散熱需求，從而降低整個資料中心的營運成本。
因此，與傳統DRAM相比，3D鐵電RAM在性能上具有明顯的優勢。它不僅具備DRAM的高速讀寫特性，能夠快速響應資料請求，還擁有快閃記憶體的非易失性，無需頻繁刷新資料，降低了能耗。
對此，SunRise堅信3D鐵電RAM能夠提供高容量、高頻寬、低功耗的替代方案。該公司已組建了一支由40名工程師組成的團隊，分別位於美國和以色列，並正在設計其鐵電RAM，使其能夠在現有的掌握3D工藝流程的大批次晶圓廠（例如3D NAND晶圓廠）中生產。
SunRise公司還表示，該晶片級架構還希望平行管理數百個獨立的儲存庫——最佳化頻寬而非晶片面積和成本，這將有助於降低延遲，並支援以記憶體為中心的AI推理和訓練以及高性能計算。這一目標一旦實現，或將為AI推理和訓練以及高性能計算帶來前所未有的變革。
然而，3D鐵電RAM要實現大規模商業化生產，還面臨著諸多挑戰。在材料方面，需要進一步最佳化HfO2等鐵電材料的性能，提高其穩定性和可靠性。在製造工藝上，也需要不斷創新，降低生產成本，提高生產效率。
SunRise也並未透露何時能將3D鐵電RAM推向市場，也未透露那些具備3D技術的製造商可以成為其合作夥伴。只是在其網站上表示，目前開發過程已進行到一半左右。
此外，韓國科學技術院（KAIST）在鐵電儲存領域也取得了突破。
其研究團隊在FeFET與HfO2鐵電效應的研究上，通過精確調控HfO2鐵電材料的准同型相界（MPB），成功實現低功耗、高可靠性的FeFET器件。這一成果為儲存技術的發展開闢了新的道路。
據悉，准同型相界是鐵電材料中兩種相之間的特殊區域，在這個區域內，材料的性能會發生顯著變化。KAIST的研究團隊巧妙地利用這一特性，通過調整材料的成分和製備工藝，使得FeFET器件的性能得到了極大的提升。他們研發的FeFET器件，儲存單元面積可縮小至4F²，這一成果使得儲存密度大幅提升，為3D DRAM堆疊奠定了堅實基礎。
整體來看，在實際應用中，這種新型的FeFET器件展現出了巨大的潛力。在資料中心中，它可以提高儲存系統的性能，降低能耗，為大規模資料儲存和處理提供更高效的解決方案。當然，從實驗室研究到實際應用，還有很長的路要走。研究團隊需要進一步最佳化器件的性能，提高其相容性和穩定性，以滿足不同應用場景的需求。同時，還需要與產業界緊密合作，推動技術的產業化處理程序。
DRAM+非易失性記憶體，新革新
記憶體供應商Neumonda GmbH已與Ferroelectric Memory Co.（FMC）聯手，幫助銷售FMC的“DRAM+”非易失性記憶體。
Neumonda在DRAM記憶體設計和測試領域擁有多項專利，將為FMC提供記憶體諮詢服務，並為其非易失性DRAM+產品提供Rhinoe、Octopus和Raptor測試平台。兩家公司將在測試解決方案的設計和提供以及DRAM+的市場行銷方面展開合作。
FMC成立於2016年，是德累斯頓工業大學孵化器公司NaMLab GmbH的衍生公司。據悉，FMC成立的初衷是將HfO2鐵電效應這一顛覆性發明應用於半導體儲存器，將其應用於DRAM，可將DRAM電容器轉變為低功耗、非易失性儲存裝置，同時保持DRAM的高性能，從而生產出適用於AI計算的顛覆性非易失性DRAM儲存器。
較舊的FeRAM技術（通常使用鋯鈦酸鉛 (PZT) 作為鐵電層）容量有限。大多數商用產品最多隻有幾兆字節，4MB或8MB相當常見。PZT無法隨著工藝節點的縮小而很好地擴展，並且與標準CMOS工藝的整合既困難又昂貴。因此，像1T1C（一個電晶體，一個電容器）這樣的單元結構比DRAM或NAND佔用更多的面積。
轉向HfO2將改變遊戲規則。HfO₂與CMOS相容，可遠低於10nm製程，並可與現有的半導體製造工藝整合。因此，使用HfO2可實現更高的密度和性能，可能達到千兆位到千兆字節的範圍，使其更接近DRAM。
Neumonda將通過諮詢和提供其先進測試系統Rhinoe、Octopus和Raptor的使用權來支援FMC。這些平台專為低成本、節能和獨立的記憶體測試而設計。Neumonda的系統提供傳統裝置無法實現的詳細分析，並且成本顯著降低。
不過，FMC尚未透露DRAM+何時實現商用，以及由誰以何種組態生產記憶體晶片，或採用何種製造節點。但FMC在其網站上聲明，其DRAM+產品系列可用於AI訓練、工業、汽車和消費應用。此外，FMC還提到了Cache+產品線，將DRAM+理念擴展到Chiplet形式的非易失性快取儲存器。
Imec重構DRAM架構：2T0C設計改寫遊戲規則
DRAM是傳統計算架構中的主儲存器，其位單元在概念上非常簡單。它由一個電容器 (1C) 和一個矽基電晶體 (1T)組成。電容器的作用是儲存電荷，而電晶體則用於訪問電容器，以讀取儲存的電荷量或儲存新電荷。
多年來，位單元密度的擴展使業界得以推出後續幾代DRAM技術，並應對日益增長的DRAM需求。但自2015年左右以來，DRAM記憶體技術一直難以跟上處理器邏輯部分性能改進的步伐：擴展、成本和功率效率 問題構成了不斷上升的“記憶體牆”的組成部分。大電容限制了1T1C位單元的可擴展性和3D整合，而這是邁向高密度DRAM的最終途徑。此外，隨著存取電晶體變得越來越小，它為電容電荷的流失提供了越來越大的漏電路徑。這會降低資料保留時間，並需要更頻繁地刷新DRAM單元——從而影響功耗。
2020年，imec報告了一種新穎的DRAM位單元概念，可以一次性解決這兩個問題：一個位單元由兩個薄膜電晶體(2T，一個用於讀取，一個用於寫入) 和無電容器(0C) 組成。薄膜電晶體的導電通道由氧化物半導體組成，例如氧化銦鎵鋅 (IGZO)。由於其寬頻隙，基於IGZO的電晶體具有極低的關斷電流，有利於儲存器的保留時間、更新頻率和功耗。更長的保留時間也放寬了對儲存電容的要求，允許讀取電晶體的寄生電容接管儲存元件的角色。
同時，製造IGZO 2T0C位單元比傳統單元更簡單、更具成本效益。除Si之外，IGZO材料可以在相對較低的溫度下沉積，從而與後端製程 (BEOL) 工藝相容。這為新的DRAM架構打開了大門。
首先，它允許將DRAM外圍裝置移到DRAM儲存器陣列下方，而不是位於其旁邊。這減少了DRAM儲存器晶片的佔用空間，並使陣列和外圍裝置之間的連接更加高效。在這種組態中，2T0C DRAM位單元整合到外圍裝置的BEOL中，這是IGZO材料的特性允許的。
其次，新穎的位單元為2D或3D堆疊組態鋪平了道路，從而進一步提高了密度。這些堆疊組態將有助於打破儲存器壁壘，使DRAM儲存器能夠繼續在雲端運算和人工智慧等資料密集型應用中發揮關鍵作用。在不同層面上實現兩個電晶體（堆疊2T0C）還有低關斷電流、導通電流等額外的好處。可以分別最佳化兩個電晶體。
在率先提出這一概念後，imec在2020年IEEE國際電子裝置會議 (IEDM)上首次實驗演示了功能性2T0C DRAM單元。
憑藉低關斷電流的優勢，首批2T0C DRAM單元的保留時間>400秒，大約是典型DRAM刷新時間的1000倍。這些結果是在對在300毫米晶圓上加工的基於IGZO的薄膜電晶體進行縮放和最佳化後獲得的。最佳化旨在抑制氧和氫缺陷的影響，這是開發性能良好的基於IGZO的電晶體面臨的主要挑戰之一。然後將柵極長度為45nm的最佳化電晶體整合到2T0C DRAM位單元架構中，其中讀取電晶體的寄生電容用作儲存元件。
接下來，imec開始探索能夠提高2T0C DRAM密度並改善性能和可靠性指標（例如關斷電流、資料保留、耐久性、導通電流和閾值電壓）的旋鈕。
在2021年的IEDM上，imec研究人員展示了一種改進的基於IGZO的2T0C DRAM位單元，其保留時間>1000秒，耐久性幾乎無限（>1011次讀寫周期），寫入時間<10納秒。
這些突破性成果是在最佳化IGZO電晶體的材料堆疊和整合方案後取得的：採用後柵極方法，採用埋氧隧道和自對準接觸，並結合縮放柵極電介質 (Al2O3 ) 厚度。實施埋氧隧道並與O2環境中的退火相結合，降低了IGZO通道中的氧空位濃度，有利於開啟和關閉電流。
這項IGZO-DRAM技術為更積極的DRAM微縮奠定了基礎。IGZO電晶體的柵極長度縮小至14nm，同時仍保持>100s的保持時間。研究人員還展示了2T0C DRAM單元的變體，其IGZO層厚度大大減小（5nm）。這消除了對氧隧道和O2退火步驟的需求，從而簡化了工藝流程。Imec還展示了具有共形沉積薄IGZO通道（5nm，通過ALD）的功能電晶體，這是邁向3D DRAM整合的墊腳石。
最近，imec使用反應離子蝕刻 (RIE) 技術代替常用的離子束蝕刻 (IBE) 來對2T0C電晶體的有源模組進行圖案化。RIE可以在極小的尺寸（小於100nm）上進行圖案化，同時損傷有限，從而進一步減少面積消耗。此外，由於有效抑制了電晶體側壁上的外部洩漏路徑，在2T0C DRAM位單元中使用這些電晶體可以將保留時間大大提高到4.5小時以上。
據悉，imec的顛覆性DRAM概念的潛力引起了世界各地大學、研究機構和公司的興趣。幾個研究小組開始研究其他位單元組態、電晶體性能“助推器”和替代氧化物半導體材料。
其中，中國科學院微電子研究所自2021年起發佈有關2T0C IGZO DRAM的文章，展示了一種有利於多位操作的替代2T0C組態。後來又展示了具有垂直整合IGZO通道的電晶體。單片堆疊“垂直”讀寫電晶體的能力使面積高效的4F2 2D DRAM單元組態成為可能；旺宏實現了具有環繞柵極和環繞通道IGZO FET的3D 2T0C位單元；北京大學基於材料堆疊工程最佳化了IGZO電晶體，從而提高了2T0C DRAM單元性能。
除了IGZO，W摻雜的氧化銦 (IWO)等其他氧化物半導體通道材料的薄膜電晶體也在考慮之中。斯坦福大學最初考慮使用氧化銦錫 (ITO) 來實現2T0C。2024年，他們還與台積電合作使用IWO製造了n型薄膜電晶體。此外，他們還首次將IWO n型電晶體與同樣由氧化物半導體製成的p型電晶體相結合，以提高性能並減少耦合效應。
根據Yole發佈的2024年報告顯示，2T0C IGZO-DRAM最近已被加入到長期DRAM技術路線圖中。該技術被認為是實現備受期待的3D DRAM的可能方法之一。此外，未來幾年對邊緣裝置上的AI的需求預計將激增，從而產生對高密度嵌入式DRAM (eDRAM)的需求。無電容器IGZO-DRAM技術是此應用非常有吸引力的候選者。基於其開創性活動，imec開始開發與BEOL相容的eDRAM實現。
多年來，imec在評估、理解和建模可靠性故障方面取得了長足進步，為製造目標壽命為五年的可靠IGZO電晶體提供了諸多思路。
相變儲存器，低功耗與高性能的雙重突破
除了上述技術，還有眾多新型儲存技術在不斷湧現，它們各自憑藉獨特的優勢，在替代DRAM的賽道上展開了激烈的角逐。
相變儲存器（PCM）便是其中的佼佼者。
PCM的原理是通過改變溫度，讓相變材料在低電阻結晶（導電）狀態與高電阻非結晶（非導電）狀態間轉換。PCM具備低延時、壽命長、功耗低、密度高、抗輻照特性好等優勢。
大家都比較熟悉的Intel和Micron合作開發的3D XPoint技術，就是PCM的一種。只不過隨著英特爾傲騰記憶體業務的關閉，3D XPoint記憶體技術也走到了盡頭。
據報導，韓國KAIST的Shinhyun Choi教授團隊開發的奈米燈絲技術，為PCM的發展帶來了新的突破。該技術通過建立相變奈米絲，將PCM的功耗降低了15倍，成功解決了傳統PCM功耗過高的問題。這項技術的原理是利用材料在不同相態之間的轉變來儲存資料，通過精確控制相變過程，實現了高速、低功耗的資料讀寫。
與傳統PCM相比，這種新型PCM不僅保持了速度快、ON/OFF比大、變化小、多級儲存特性等優點，還實現了低功耗運行。它還兼具DRAM的速度和NAND的非易失性，使資料儲存更加穩定可靠，為儲存技術的發展開闢了新的道路。
在物聯網裝置中，相變儲存器可以作為高效的儲存解決方案，滿足裝置對低功耗和高性能的需求。
新型非易失性儲存器：UK III-V Memory
英國蘭開斯特大學的研究人員研發出了一種基於GaSb/InAs的新型非易失性儲存器—UK III-V Memory。
該技術基於20nm光刻工藝建構，寫入時間僅為5ns，與DRAM相當，而寫入能耗卻僅為DRAM的1%。它採用“雙阱共振隧道結”，通過交替的GaSb和InAs層實現資料儲存，具備類似快閃記憶體的簡單讀取特性，同時能夠在斷電時保持資料的完整性。這意味著裝置在斷電後無需重新載入資料，可幾乎立即打開電源並返回到上次停止的位置，大大提高了裝置的使用效率。
該團隊首席研究員Manus Hayne認為，該技術有望取代價值1000億美元的DRAM和快閃記憶體市場，目前團隊正在為其申請專利。在移動裝置中，使用者希望裝置能夠快速啟動並恢復到上次使用的狀態，UK III-V Memory的出現恰好滿足了這一需求，未來有望在移動裝置儲存領域發揮重要作用。
SOT-MRAM技術，新突破
磁阻式隨機存取儲存器（MRAM）也在不斷髮展。這是一種基於隧穿磁阻效應的技術，它利用磁性材料的磁阻效應來儲存資料，具有非易失性、高速讀寫、無限次擦寫等優勢。隨著技術的不斷進步，MRAM的儲存密度和性能不斷提高，成本逐漸降低，有望在未來的儲存市場中佔據一席之地。
目前主流的MRAM技術是STT MRAM，使用隧道層的“巨磁阻效應”來讀取位單元，當該層兩側的磁性方向一致時為低電阻，當磁性方向相反時，電阻會變得很高。
此外，基於自旋軌道扭矩（SOT）的磁性隨機存取儲存器（MRAM）也在不斷取得進展。德國美因茨約翰內斯古騰堡大學（JGU）的研究團隊與法國Antaios公司合作，利用軌道霍爾效應開發出了一種新型SOT-MRAM。
該SOT-MRAM技術在寫入電流和能效比方面實現了雙重突破。通過軌道霍爾效應，該技術將寫入電流降低了20%，能效比提升了30%，同時確保資料可以保存十年以上。
與傳統的SOT-MRAM依賴強自旋軌道耦合的金屬材料（如鉑和鎢）不同，該技術通過利用軌道霍爾效應將電荷電流轉換為軌道電流，避免了對稀有和昂貴材料的依賴，降低了生產成本。其非易失性和低功耗特性，使其非常適合應用於資料中心和高性能計算等領域。在資料中心中，大量的資料需要快速儲存和讀取，同時對儲存裝置的穩定性和可靠性要求極高，新型SOT-MRAM的出現為資料中心的儲存需求提供了新的解決方案。
寫在最後
從HBM的3D封裝到鐵電儲存的材料革新，AI正驅動半導體產業進入“架構+材料”雙輪驅動的新時代。
當儲存單元從二維平面走向三維立體，當資料儲存突破易失性邊界，AI算力的下一個十年，將由儲存技術的持續革命來書寫，全球儲存產業正在經歷一場深刻的重構。
在AI浪潮的強勁拉動下，各大廠商紛紛加大在HBM領域的佈局，以搶佔市場先機。但隨著技術不斷進步，未來的儲存市場也將呈現出多元化的發展趨勢。通過上文能看到，業界有不少技術正在覬覦DRAM的“寶座”，3D鐵電RAM、DRAM+、IGZO 2T0C、SOT-MRAM、自旋電子器件等等新技術也在不斷突破傳統儲存架構的束縛，展現出巨大的發展潛力。目前正逐漸從實驗室走向工程驗證階段，有望在未來幾年實現商業化應用。
如上文所述，當傳統路徑中延續性技術創新的弊端已經暴露出來，市場亟待能夠滿足新場景需求的儲存器產品，新型儲存迎來機會窗口。
新型儲存技術的崛起也將為市場帶來更多的選擇，它們將與HBM相互補充，不同的儲存技術將根據自身的特點和優勢，在不同的應用場景中發揮重要作用，共同推動儲存行業的發展。而這也將進一步重塑半導體產業的格局，為行業帶來新的機遇和挑戰。 (半導體行業觀察)