台積電2nm，交卷了！

台積電2nm，正式登場。

2022年12月29日，台積電宣佈量產3nm晶圓代工製程。

2025年12月，2nm製程的“終局考”也正式進入閱卷階段。

此前台積電、三星、英特爾三大巨頭幾乎同時官宣，要在2025年Q4攻克2nm先進製程，讓這場頂尖晶片工藝的競速賽進入白熱化。時至Q4最後一周，在行業各方的高度關注之下，這一年半導體領域的最大懸念，終於揭開關鍵序幕。

01. 台積電2nm，交卷了

本周一，半導體產業縱橫注意到台積電在其2nm 技術官方網頁上發表聲明稱：“台積電的 2nm (N2) 技術已按計畫於 2025 年第四季度開始量產。 ”

從性能提升的角度來看，N2 的設計目標是在相同功耗下實現 10%–15% 的性能提升，在相同性能下降低 25%–30% 的功耗，並且對於包含邏輯、模擬和 SRAM 的混合設計，電晶體密度比 N3E 提高 15%。對於純邏輯設計，電晶體密度比 N3E 高出 20%。

台積電的N2工藝是該公司首個採用環柵奈米片電晶體（GAA）的工藝節點。在這種電晶體中，柵極完全環繞由水平堆疊奈米片構成的溝道。這種幾何結構改善了靜電控制，降低了漏電，並能夠在不犧牲性能或能效的前提下實現更小的電晶體尺寸，最終提高了電晶體密度。此外，N2工藝還在電源傳輸網路中加入了超高性能金屬-絕緣體-金屬（SHPMIM）電容器。這些電容器的電容密度是上一代SHDMIM設計的兩倍以上，並將薄層電阻（Rs）和過孔電阻（Rc）降低了50%，從而提高了電源穩定性、性能和整體能效。

位於台灣的寶山（Fab 20）和高雄（Fab  22）是台積電2nm首發晶圓廠，2026年這兩座晶圓廠的所有2nm產能都已經被預訂，其中蘋果佔據了超過一半的初始產能。其餘的2nm客戶還包含高通、聯發科、AMD和輝達等主要晶片廠商。

值得注意的是，台積電並非首家宣佈 2nm 製程量產的廠商。與此前 3nm 製程的發展節奏一致，三星再次率先實現技術落地。

02. 2nm，三星代工的“背水一戰”

對於三星而言，這場2nm的首發之戰，是關乎代工業務生死的背水一戰。

2025年12月19日，三星電子正式發佈全球首款採用2nm工藝打造的移動應用處理器（AP）Exynos 2600，並宣佈這款新晶片已進入量產階段。據介紹，該晶片採用基於Arm最新架構的十核設計，CPU計算性能較上一代產品（Exynos 2500）提升高達39%；同時憑藉高性能NPU，將生成式AI性能提升113%。

更值得關注的是，三星在這款晶片中首次引入熱路阻斷（HPB）技術，將熱阻降低最高16%，試圖徹底終結Exynos 2100、2200系列晶片因過熱導致性能下降的負面標籤。要知道，正是此前的過熱問題，讓三星付出了慘痛代價：2022年下半年，核心代工客戶高通將所有4nm以下製程訂單轉至台積電；就連三星自家移動（MX）事業部門，也在Galaxy S25中棄用自研Exynos AP，轉而搭載高通驍龍8 Elite晶片，讓三星代工業務陷入內外交困的境地。

事實上，三星在先進製程上的激進策略早有先例。早在2022年，三星就搶先全球首發3nm工藝，並成為首家採用GAAFET電晶體技術的廠商，但良率問題卻成為其致命短板——2024年第一季度被曝光3nm工藝良率不足20%，至今仍在爬坡階段苦苦掙扎。此次2nm工藝，三星再次押注GAA架構，儘管當前披露的良率已穩定在50%-60%，但行業對其規模化供貨能力仍持觀望態度。

不過，三星並非毫無籌碼。據悉，三星電子晶圓代工部門已與AMD展開深度談判，雙方計畫基於2奈米第二代製程（SF2P）技術聯合開發下一代CPU產品，目標產品或為EPYC Venice系列處理器。技術合作方面，三星將採用多項目晶圓（MPW）技術為AMD提供晶片原型試制服務。這項允許在同一片晶圓上整合多個設計項目的技術，可顯著降低初期開發成本。據知情人士稱，雙方有望在明年初達成最終合作協議，這將成為三星代工業務的重要轉折點。

除了台積電與三星外，參與2nm製程競爭的還有兩家公司，分別為英特爾和Rapidus。

英特爾日前也披露了18A製程的相關進展。基於Intel 18A製程的首款客戶端SoC——代號為Panther Lake的下一代AI PC處理器，正在英特爾最新的晶圓廠進行生產。Panther Lake不僅融合了Lunar Lake的高能效與Arrow Lake的高性能，其多核性能在同功耗下提升了50%，圖形性能提升超過40%，整體AI算力更是高達180 TOPS。

英特爾副總裁兼中國區軟體工程和客戶端產品事業部總經理高嵩表示，明年1月的CES，英特爾將正式發佈Panther Lake。

日本晶圓製造廠商Rapidus 已經啟動了2nm製程晶圓的測試生產，並計畫推動其IIM-1 廠區的2nm製程在2027年量產。據悉IIM-1 廠區已經展開對採用2nmGAA電晶體技術的測試晶圓進行原型製作。Rapidus公司確認，早期測試晶圓已達到預期的電氣特性，這表示其晶圓廠裝置運作正常，製程技術開發進展順利。

03. 價格風暴，席捲而上

2025年Q3全球前十大晶圓代工商的營收，達到了450.86億美元，高於上一季度的417.18億美元，環比增長8.1%。

具體到廠商方面，台積電依舊是營收和份額最高的廠商，其第三季度營收330.63億美元，高於上一季度的302.39億美元，環比增長9.3%，所佔的份額也由上一季度的70.2%，增至71%，近一步提升。

其餘九家公司：三星、中芯國際、聯電、格芯、華虹、世界先進、晶合整合、高塔半導體、力積電總共佔到了29%的市場份額。

台積電Q3財報顯示，先進製程（定義為7nm及以下技術）合計佔總晶圓營收的74%。其中， 3 nm製程出貨量佔總晶圓收入的 23%；5 nm製程的出貨量佔 37%；7 nm製程的出貨量佔 14%。Q3台積電毛利率為59.5%，較去年同期的57.8%增長1.7個百分點，較上一季度的58.6%增長0.9個百分點。

2nm不僅是技術競賽，更是一場成本與定價權的博弈。

最新報告顯示，台積電計畫 2026 年將 2nm 產能擴至月產 10 萬片晶圓。相比 3nm，2nm 成本結構更優、終端需求更旺，是核心驅動力。價格方面，市場消息稱台積電的2nm晶圓的價格將超過3萬美元，幾乎是4nm晶圓的兩倍。

根據Semi Analysis最新研究，台積電晶圓ASP（平均售價）在過去二十年呈現出明顯的“斷崖式增長”：從2005年到現在的20年可以分為兩個階段，2005年—2019年以及2019年—2025年。

2005-2019年雖然長達14年，但台積電的晶圓ASP均價每片晶圓僅僅增加了32美元，CAGR年複合增長率只有0.1%，COGS（銷售成本）也是一樣的0.1%增長率。2019年之後相關資料均迎來快速增長，ASP均價上漲了133%，年複合增長率高達15.2%，而成本增長只有10.1%，累積下來每片晶圓利潤增長了3.3倍。

究其原因，台積電於2018年開始量產EUV工藝，隨後在2019年開始放量。如今台積電的晶圓ASP均價已達到7000美元，作為對比，Q3中芯國際的晶圓ASP均價僅924美元。

11月，市場消息稱台積電已通知客戶，自9月起，針對5nm以下先進製程啟動連續4年漲價計畫，漲幅將依個別客戶採購等級與合作情況而異。其中最搶手的3nm製程報價預計至少上漲個位數百分比。業界形容這是“AI時代以來首次長期漲價行動”。

分析認為，台積電罕見啟動連續4年漲價，恰與聯發科法說會提到“將反映成本調整晶片售價”相呼應，預料將引爆下一波晶片漲價潮。市調機構指出，隨著全球通貨膨脹盛行，加上台積電海外建廠與生產成本提高，為了維持高毛利率，預估2026年起台積電5nm製程以下價格將上漲約5-10%。

據悉，三星 2nm 工藝在 2026 年底時月產能有望達到 21000 片晶圓，相比之下，公司在 2024 年預定的目標產量是每月 8000 片，這意味著三星可能在短短兩年內實現163% 的增長。

當2nm製程進入“閱卷階段”，一個更值得深思的問題浮現：製程微縮的極限已近在眼前，這場延續數十年的競賽，未來將向何處去？從行業趨勢來看，2nm絕非“終點”，但競賽的核心邏輯已從“尺寸微縮”轉向“多維創新”。

台積電表示，下一代工藝製程A14將會採用第二代GAAFET技術與NanoFlex Pro標準單元架構，預計會在2017年年底啟動風險試產，大規模量產要等到2028年。

三星也已啟動“夢想製程”1nm晶片研發，計畫於2029年後實現量產。英特爾也已經開始研發更先進的Intel 14A。Rapidus、東京大學將與法國半導體研究機構Leti合作，共同開發電路線寬為 1nm 級的新一代半導體設計的基礎技術。

多維創新的第一個突破口，在於材料的多元化探索。傳統矽基晶片的潛力逐漸耗盡，行業開始將目光投向新材料與新架構。在材料領域，碳化矽（SiC）、氮化鎵（GaN）等第三代半導體材料憑藉更高的擊穿電壓、更快的開關速度，成為高壓、高頻場景的優選，在新能源汽車、5G基站等領域快速滲透；而更具顛覆性的二維材料（如石墨烯、二硫化鉬），則有望突破矽基材料的物理限制，實現更極致的尺寸微縮與性能提升，儘管目前仍面臨量產工藝的諸多挑戰，但已成為全球科研機構與企業的重點佈局方向。

多維創新的第二個突破口，在於架構的革新。Chiplet（芯粒）技術打破了傳統單晶片的整合模式，通過將不同功能、不同製程的晶片裸片封裝在一起，實現“按需整合”的定製化方案——既可以用先進製程打造核心計算單元，用成熟製程實現外圍功能，降低整體成本，又能通過多晶片協同提升系統性能，成為平衡性能、成本與功耗的關鍵路徑，英特爾、AMD、台積電等行業巨頭已紛紛推出相關產品與技術方案。

多維創新的第三個突破口，在於封裝技術的不斷突破。先進封裝不僅是連接晶片與電路板的橋樑，更成為提升晶片性能、整合度與可靠性的核心環節。除了前文提到的Chiplet封裝，3D IC封裝通過垂直堆疊晶片裸片，大幅縮短互聯距離，提升資料傳輸速度與整合密度；CoWoS（晶圓級系統整合）封裝則專為高性能計算晶片設計，實現晶片與高速互連、高頻寬記憶體的一體化整合，已成為高端GPU、AI晶片的標配封裝方案。封裝技術的突破，讓不同製程、不同材料的晶片能夠高效協同工作，為多維創新提供了更靈活的實現路徑，也讓“非尺寸微縮”的性能提升成為可能。 (半導體產業縱橫)