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華為近日宣布其半導體業務取得突破，已成功量產 381 款採用「τ定律」的晶片，涵蓋 AI 及智能汽車等關鍵領域。該技術核心在於透過「時間縮微」與「邏輯摺疊」等創新手段，在器件、電路、晶片、系統四個層級進行協同優化，旨在突破對極致光刻工藝的依賴。華為預計到 2031 年，相關晶片能力可等效至 1.4 奈米水準，展現其在後摩爾時代尋找替代路徑的戰略野心。
10月5日消息，昨日，余承東發佈視訊稱，華為半導體已經在手機、AI、通用計算、網路、智能汽車等多個領域成功設計並量產了381款τ晶片。
這套技術理論最早在今年5月的國際電路與系統研討會上對外公佈，由華為董事、半導體業務部總裁何庭波在主題演講中正式提出，為後摩爾時代半導體產業發展提供了一套全新的演進思路。
簡單來說，韜定律以時間縮微取代過去行業通行的幾何縮微作為半導體系統迭代的指導方向，依靠邏輯摺疊等創新技術，壓縮訊號傳輸延遲，以此提升電晶體密度，推動晶片與電子系統持續迭代升級。
四層協同最佳化架構
為落地這套理念，華為搭建起覆蓋器件、電路、晶片、系統四大層級的完整協同最佳化架構，每一層都有對應的技術手段降低時間常數τ。
器件層級
通過改良電晶體以及互聯結構的電阻、寄生電容，從物理根基降低器件本身帶來的時間損耗；
電路層面
邏輯摺疊技術打破傳統平面電路佈局的侷限，縮短關鍵訊號線路，減少電路負載，同步拉高電晶體密度與電路運行效率。
晶片設計環節
打通軟體、架構、晶片三者的協同設計鏈路，結合實際業務負載精細調度資料流與指令流，增強平行處理能力，縮短整體執行耗時。
系統層面
華為打造靈衢匯流排，重構計算互聯協議，完成超節點統一記憶體編址，進一步削減系統內部通訊產生的時延開銷。
按照華為給出的技術規劃，到2031年，基於韜定律打造的高端晶片，電晶體密度可以達到等效1.4奈米製程的水準，在不單純依賴極致光刻工藝的前提下，實現晶片綜合能力的進階突破。 (電子技術應用ChinaAET)