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晶片未來，靠什麼？
第69 屆IEEE 國際電子設備年會將於12 月9 日開幕，會議預告片顯示，研究人員一直在擴展多項技術的路線圖，特別是那些用於製造CPU和GPU 的技術。
由於晶片公司無法透過在二維上縮小晶片功能來繼續增加晶體管密度，因此他們透過將晶片堆疊在一起進入了三維。現在他們正致力於在這些晶片中建造晶體管。接下來，他們很可能會透過使用二硫化鉬等2D 半導體設計3D 電路，進一步進入三維領域。所有這些技術都可能服務於機器學習，這是對處理能力日益增長的需求的應用。但IEDM 上發表的其他研究表明，3D 矽和2D半導體並不是唯一能讓神經網路保持正常運作的東西。
第69 屆IEEE 國際電子設備年會將於12 月9 日開幕，會議預告片顯示，研究人員一直在擴展多項技術的路線圖，特別是那些用於製造CPU和GPU 的技術。
由於晶片公司無法透過在二維上縮小晶片功能來繼續增加晶體管密度，因此他們透過將晶片堆疊在一起進入了三維。現在他們正致力於在這些晶片中建造晶體管。接下來，他們很可能會透過使用二硫化鉬等2D 半導體設計3D 電路，進一步進入三維領域。所有這些技術都可能服務於機器學習，這是一種對處理能力日益增長的需求的應用程式。但IEDM 上發表的其他研究表明，3D 矽和2D半導體並不是唯一能讓神經網路保持正常運作的東西。
3D晶片堆疊
透過堆疊晶片（在本例中稱為小晶片（Chiplet））來增加可以擠入給定區域的電晶體數量，這既是矽的現在，也是未來。一般來說，製造商正在努力增加晶片之間的垂直連接的密度。但也有一些併發症。
一是改變了晶片互連子集的佈局。從2024 年底開始，晶片製造商將開始在矽下方建構電力傳輸互連，而將資料互連留在上方。這種被稱為「背面供電」的方案會帶來晶片公司正在研究的各種後果。看來英特爾將在本屆的IEDM討論背面電源對3D 設備的影響。IMEC 將研究稱為系統技術協同最佳化(STCO)的3D 晶片設計概念的影響。（這個想法是，未來的處理器將被分解為基本功能，每個功能都將位於其自己的小晶片上，這些小晶片將採用適合該工作的完美技術製成，然後這些小晶片將被重新組裝成一個系統使用3D 堆疊和其他先進封裝技術。）同時，台積電將解決3D 晶片堆疊中長期存在的問題——如何從組合晶片中排出熱量。
顧名思義，所謂3D晶片堆疊，是將一個完整的電腦晶片（例如DRAM）放置在另一個晶片（CPU）之上。結果，電路板上原本相距幾公分的兩個晶片現在相距不到一毫米。這降低了功耗（透過銅線傳輸資料是一件很麻煩的事情），也大大提高了頻寬。
IEEE也表示，目前每一代處理器的效能都需要比上一代更好，從最基本的角度來說，這意味著將更多的邏輯整合到矽片上。但有兩個問題：一是我們縮小電晶體及其組成的邏輯和儲存塊的能力正在放緩。另一個是晶片已經達到了尺寸極限，因為光刻工具只能在約850 平方毫米的區域上形成圖案。
為了解決這些問題，幾年來，系統單晶片開發人員已經開始將其更大的設計分解為更小的小晶片，並將它們在同一包裝內連接在一起，以有效增加矽面積等優勢。在CPU 中，這些連結大多是所謂的2.5D，其中小晶片彼此相鄰設置，並使用短而密集的互連進行連接。既然大多數主要製造商已經就2.5D 小晶片到小晶片通訊標準達成一致，這種類型的整合的勢頭可能只會增長。
但要像在同一晶片上一樣傳輸真正大量的數據，您需要更短、更密集的連接，而這只能透過將一個晶片堆疊在另一個晶片上來實現。面對面連接兩個晶片意味著每平方毫米要建立數千個連接。這也催生了3D晶片堆疊。
Synopsys在一篇部落格文章中指出，堆疊晶片之間的資料傳輸透過整合在底部晶片中的TSV 進行。這些TSV 是垂直運行的物理柱，由銅等導電材料製成。將堆疊晶片黏合到單一封裝中而不是PCB 上的多個封裝中，可將I/O 密度提高100 倍。採用最新技術，每位元傳輸能量可降低至30 倍。
至於背面供電，依照IEEE所說，提供數十億個電晶體電流正迅速成為高效能SoC 設計的主要瓶頸之一。隨著電晶體不斷變得越來越小，為電晶體提供電流的互連線必須排列得更緊密、更精細，這會增加電阻並消耗功率。這種情況不能再繼續下去：如果電子進出晶片上的設備的方式沒有發生重大變化，我們將電晶體製造得再小也無濟於事。
幸運的是，我們有一個有前途的解決方案：我們可以使用長期以來被忽視的矽的一面。
為了從SoC 獲取電源和訊號，我們通常將最上層金屬（距離電晶體最遠）連接到晶片封裝中的焊球（也稱為凸點）。因此，為了讓電子到達任何電晶體以完成有用的工作，它們必須穿過10 到20 層越來越窄和曲折的金屬，直到它們最終能夠擠到最後一層局部導線。這種分配電力的方式從根本上來說是有損耗的。於是，我們利用電晶體下方的「空」矽，這正是imec開創的一種稱為「埋入式電源軌」或BPR 的製造概念。此技術在電晶體下方而不是上方建立電源連接，目的是創建更粗、電阻更小的電源軌，並為電晶體層上方的訊號承載互連釋放空間。
CFET 和3D 電路
隨著先進晶片的領先製造商轉向某種形式的奈米片（或環柵）晶體管，對後續裝置——單片互補場效電晶體（CFET）的研究不斷加強。
CFET 的想法是由IMEC 研究機構在2018 年提出，其中n 型和p 型電晶體垂直單片堆疊（請參閱IMEC 提出的「 n-over-p」互補FET 提案）。此後，大量研究論文充實了該提案，但這些論文來自IMEC 和學術研究人員，而不是商業組織的研發團隊。
CFET 的明顯優勢是兩個電晶體佔據GAA、FinFET 或平面架構中一個電晶體的空間。但這也意味著可以更有效地設計CMOS 邏輯電路。IMEC 先前曾指出，標準單元面積主要取決於對電晶體端子的訪問，而CFET 可以簡化這一點。
在IEDM 上，台積電將顯示其在CFET 的努力。他們聲稱良率有所提高（即300 毫米矽晶圓上工作器件的比例），並且將組合器件縮小到比之前演示的更實用的尺寸。
在最新的新聞論文中，台積電研究人員將推出了他們所謂的實用的單片CFET 架構方法，用於邏輯技術擴展。它採用48nm 閘極間距堆疊式n-FET-on-p-FET 矽奈米片電晶體。這些表現出高通態電流/低亞閾值洩漏，從而產生令人印象深刻的開/關電流比（六個數量級）。他們也表現出相對較高的良率，FET 存活率>90%。儘管先前的工作表明功能性CFET 裝置可以在300mm 晶圓上構建，但這些裝置的閘極間距對於未來的擴展來說太大了。在這項工作中，透過垂直堆疊的n/p 源極-汲極(SD) 外延實現了更相關的48nm 閘極間距，其中包括中間電介質隔離、墊片和n/p SD 隔離。雖然仍必須整合其他基本功能才能釋放CFET 技術的潛力，但這項工作為實現這一目標鋪平了道路。
上圖顯示了裝置架構從FinFET 到奈米片FET (NSFET) 再到3D 堆疊式CFET的演變，新穎的電晶體架構創新不斷推動摩爾定律的延續；底部是單片CFET 的內聯橫截面TEM 演示，柵極間距為48nm，nFET 放置在pFET 上方，兩種類型的電晶體都被單一mental gate包圍。
同時，英特爾研究人員將詳細介紹由單一CFET 建構的inverter circuit 。這種電路的尺寸可能只有普通CMOS 電路的一半。英特爾還將解釋一種新方案，用於生產NMOS 和PMOS 部分具有不同數量奈米片的CFET。
英特爾表示，該元件由3p-FET 奈米帶頂部的3 個n-FET 奈米帶組成，它們之間的垂直間距為30 奈米。他們使用該裝置以60nm 閘極間距建構全功能inverters (test circuits)，這在業界尚屬首次。該裝置還採用垂直堆疊雙S/D 外延技術；連接n 和p 電晶體的雙金屬功函數閘極疊層；以及與背面供電和直接背面裝置接觸的整合。研究人員還將描述奈米帶「depopulation」過程，用於需要數量不等的n-MOS/p-MOS 裝置。這項工作有助於加深對邏輯和SRAM 應用擴展CFET 潛力的理解，並了解關鍵的製程推動因素。
如上圖所示，圖(a) 是CPP=60nm 垂直堆疊雙源極-汲極(SD：source-drain) 外延後CFET 元件的TEM 顯微照片；圖(b) 是在CPP=60nm 下相同擴散的CFET 元件在VDS=0.05V 和0.65V 時的ID-VG 曲線。底部p-MOS 透過背面元件觸點(BSCON：backside device contacts) 進行測量，而頂部n-MOS 透過淺正面觸點和背面電源通孔進行測量。對於n-MOS 和p-MOS，元件的亞閾值擺幅(SS) 分別為63mV/dec 和66mV/dec，DIBL 分別為57mV/V 和38mV/V；圖(c) 是逆變器電壓傳輸曲線，它驗證了所有突出顯示的組件都在同一擴散上一起工作，從而實現了平衡良好的inverters。
2D電晶體
縮小奈米片電晶體（以及CFET）的尺寸將意味著晶體管核心的矽帶（ ribbons of silicon）變得越來越薄。最終，將沒有足夠的矽原子來完成這項工作。因此，研究人員正在轉向二維半導體材料，即使是一層只有一個原子厚的材料。
二維半導體屬於一類稱為過渡金屬二硫屬化物的材料。其中，研究最好的是二硫化鉬。理論上，電子應該比MoS2更快地穿過二硫化鎢（另一種二維材料）。
同時，二維半導體可以取代矽的想法面臨三個問題。一是生產（或轉移）無缺陷的二維半導體層非常困難。第二個問題是電晶體接點和二維半導體之間的電阻太高。最後，對於CMOS，您需要一種能夠同樣良好地傳導電洞和電子的半導體，但似乎沒有一種二維半導體能夠同時傳導電洞和電子。
根據IEEE的報導，二維半導體面臨的最大障礙是與它們進行低電阻連接。這個問題被稱為“Fermi-level pinning”，它的意思是金屬觸點和半導體的電子能量之間的不匹配會對電流產生高阻勢壘（high-resistance barrier）。這種肖特基勢壘（）的產生是因為界面附近的電子流入較低能量的材料中，留下了一個抵抗電流的電荷耗盡區域。現在的目標是使該區域變得如此微不足道，以至於電子可以毫不費力地穿過它。
在先前的研究中，金一直是與MoS 2形成電晶體的首選接觸材料。但沉積金和其他高熔點金屬會損壞二硫化鉬，使勢壘（barrier）問題變得更糟。
早在2021年的IEDM，台積電的研究人員就針對製造2D 晶體管最棘手的障礙之一提出了單獨的解決方案：半導體接觸處的電阻尖峰金屬觸點（sharp spikes of resistance at the places where the semiconductor meets metal contacts）。而「銻」就是他們的答案。
依照台積電企業研究部低維度研究經理Han Wang 介紹，具體做法透過使用半金屬作為接觸材料來減少半導體和接觸之間的能壘（energy barrier）。半金屬（例如銻）的行為就像處於金屬和半導體之間的邊界並且具有零帶隙。由此產生的肖特基勢壘非常低，是的台積電器件的電阻都很低。
台積電先前曾與另一種半金屬鉍進行合作。但其熔點太低。王表示，銻具有更好的熱穩定性，這意味著它將與現有晶片製造流程更相容，從而生產出更耐用的設備，並為晶片製造製程的後期提供更大的靈活性。
在本屆的IEDM 上，台積電提出的研究以一種或另一種形式解決了所有這三個問題。
台積電將展示將一根二維半導體帶堆疊在另一根帶上的研究，以創建相當於支持二維的奈米片晶體管。研究人員表示，該設備的性能在2D 研究中是前所未有的，而取得這項成果的關鍵在於採用了新的環繞式接點形狀，從而降低了電阻。
台積電表示，目前，奈米片縮放是透過減薄矽通道來實現的，但我們仍在努力尋找使用超薄過渡金屬二硫屬化物（TMD）作為通道材料的實用方法。（MoS 2等TMD 被稱為單層或2D 材料，因為它們只有原子層厚度。）
由台積電領導的團隊將討論兩個堆疊NMOS 奈米片的前所未有的性能，其中擁有MoS 2閘極長度的NMOS 元件表現出正閾值電壓（VTH~1.0V）；高導通電流（IONon/off ratio (1E8 )；低接觸電阻（RC channels。VDS= 1V 時為40nm~370 µA/µm）；大~0.37-0.58 kΩ-µm）。
這些結果的關鍵是新型C 形環繞接觸，提供更大的接觸面積和閘極堆疊優化。這些裝置表現出可接受的機械穩定性，但研究人員表示，需要進行更多研究來減少MoS 2通道中缺陷的產生。
台積電也將在本屆IEDM上帶來首個真正的2D CMOS 展示。
據介紹，其每個極性的FET 元件（n-FET 和p-FET）必須提供匹配的性能，以便CMOS 邏輯元件正常運作。但是，雖然MoS 2是適合n 型裝置的TMD 材料，但它不適用於p 型裝置，而TMD 材料WSe 2更適合p 型裝置。
此外，這兩種極薄的材料都必須足夠堅固，能夠承受典型的製造過程。TSMC 領導的團隊將在業界率先描述分別使用這兩種TMD 通道材料製造的匹配良好的n MOS 電晶體和p MOS 電晶體。他們透過在藍寶石上單獨生長這些高尺寸（~50nm 通道長度）和高電流密度材料，然後將它們逐個晶片轉移到300mm 矽晶圓上進行集成，展示了這些材料的魯棒性。
在此轉移過程之後，元件的性能幾乎沒有改變，n-FET 和p-FET (VDS = 1V) 在相同的閘極過驅動下具有高輸出電流(~410 µA/µm)。此外，p-FET 遷移率達到了歷史最高水準（~30 cm² /V∙s）。
另闢蹊徑的解決方案
IEEE表示，機器學習中最大的問題之一是資料的移動。涉及的關鍵數據是所謂的權重和激活，它們定義一層中人工神經元之間的連接強度以及這些神經元將傳遞到下一層的信息。頂級GPU 和其他人工智慧加速器透過使數據盡可能靠近處理元素來優先解決此問題。研究人員一直在研究多種方法來做到這一點，例如將一些計算轉移到記憶體本身以及將記憶體元素堆疊在計算邏輯之上。
IEDM 議程中的兩個前沿範例引起了我的注意。第一個是將模擬AI用於基於Transformer 的語言模型（ChatGPT等）。在這個方案中，權重被編碼為電阻儲存元件（RRAM）中的電導值。RRAM 是執行關鍵機器學習計算、乘法和累加的類比電路的組成部分。此計算以模擬方式完成，作為電流的簡單求和，可能節省大量電力。
IBM 的Geoff Burr 在IEEE Spectrum 2021 年12 月號上深入解釋了模擬AI 。在IEDM，他將提供一種模擬AI 處理Transformer 模型的設計。
IEDM 上出現的另一個有趣的人工智慧方案源自於清華大學和北京大學的研究人員。它基於三層系統，包括矽CMOS 邏輯層、碳奈米管電晶體和RRAM 層，以及另一層由不同材料製成的RRAM。他們表示，這種組合解決了許多方案中的資料傳輸瓶頸，這些方案試圖透過在記憶體中建立計算來降低人工智慧的功耗和延遲。在測試中，它執行了標準影像辨識任務，其精度與GPU 相似，但速度快了近50 倍，能耗僅為GPU 的1/40。
特別不尋常的是碳奈米管電晶體與RRAM 的3D 堆疊。美國國防高級研究計劃局花費數百萬美元將這項技術在SkyWater Technology Foundry 開發成商業流程。Max Shulaker 和他的同事在IEEE Spectrum 2016 年7 月號上解釋了該技術的計劃。他的團隊於2019 年利用該技術建造了第一個16 位元可編程奈米管處理器。(半導體產業觀察)