要管理多晶片組件中的熱應力和機械應力，需要詳細瞭解裝置的使用方式和使用地點、封裝方式，以及在預期壽命期間的任何時間點應力可能導致的問題。這包括從工作負荷相關的熱梯度到機械和電應力等各種因素，這些因素會隨著老化效應（例如電遷移和介電擊穿）的出現而變得更加明顯。目前最先進的GPU運作功率約為500瓦，但隨著人工智慧應用中晶體管利用率的提高，此數值可能會攀升至1000瓦/平方釐米，從而導致散熱尤為困難。反過來，由於材料間的熱不匹配，這會導致機械變形－翹曲、開裂和分層。過去，熱建模和管理通常是分開的任務，與電路設計和運算架構相關，但在多晶片元件中，它們需要一起解決。西門子EDA Calibre 3D IC解決方案產品管理高級總監John Ferguson表示：「大家關注的主要問題是可靠性問題。這主要源於製造過程，晶片組裝、加熱和冷卻過程中，各種材料的膨脹和收縮速率各不相同。這會導致分層，進而造成晶片分離。連接可能會因此失效，這是一個非常嚴重的問題。」電應力帶來了另一項挑戰。 「從90奈米製程時代我們就知道，即使是很小的應力——比如閘極與擴散層邊緣或阱邊緣的距離——也會影響電學特性，最終可能影響時序，」佛格森說。 「現在，各種材料帶來的額外應力，以及在晶片上鑽孔，都增加了設計難度。晶片上的凸起和其他各種結構會以不同的速率膨脹和收縮，即使它們在使用過程中不會發生變化——儘管它們可能在某種程度上會發生變化。問題是，這些變化是否屬於噪音？我們目前還不清楚，但我們知道某些應力會改變矽的晶格結構。另一個挑戰是多晶片系統中的應力相互依存。機械應力會影響熱應力，反之亦然。 「在半導體製造過程中，組裝階段，首先要建造基板，然後在上面放置另一個晶片，在高溫下銲接，最後冷卻，」Ansys（現為Synopsys的一部分）首席產品經理Lang Lin說。 「這個過程會重複進行，每一層都要重複。在這個過程中，系統會經歷熱循環，這會拉伸材料，使整個系統產生應力。這種應力必須達到極限。如果一直拉伸，就會損壞系統，因此我們需要解答的一個問題是，3D-IC能否承受製造過程中熱循環產生的應力。」要考慮這一點，就需要更深入的建模。 「整個製造過程都可以用模型進行模擬，溫度也可以作為系統的參數，」林說。 「這意味著我們可以建立一個應力模型，這是一個動態模型，這樣從步驟1到步驟100，你就可以看到系統應力行為的演變。”代工廠的數據也需要考慮。 EDA 工具提供者與代工廠密切合作，以PDK 的形式向設計團隊提供這些數據，但應力數據是最近才加入的。林指出：「應力現在是鑄造廠關注的重點。每家.晶圓廠廠都認識到在製造過程中考慮應力和翹曲分析的重要性。他們會為我們提供指導，例如材料屬性。他們會展示如何對每個部件進行建模，例如溫度循環順序。我們從鑄造廠獲得的模擬量越多，就能讓數據結果與製造設備的數位孿生模型相匹配。還有許多其他應力來源。 「其中之一是製造和組裝過程，在這個過程中會發生熱循環，」 Synopsys產品管理高級總監Amlendu Shekhar Choubey 表示。 「不同的材料以不同的方式參與其中，有些衝擊是無法恢復的，因為它們無法回到原來的狀態，因此所有這些因素都必須在設計過程中加以考慮。此外，還必須考慮整個堆疊的結構完整性。例如，混合鍵合或銲接鍵合。 它們會因為不同材料的膨脹係數而斷裂嗎？組裝完成後，必須對材料和裝置性能進行建模，以確定裝置在應力作用下的表現。 「在一定範圍內，所有裝置屬性都存在分佈，例如在獨立矽片上，但當它經歷所有這些循環後，這種分佈範圍會發生怎樣的變化？在設計中應該預留多少裕量來考慮這些變化？」Choubey說。 “換句話說，製造和組裝過程會影響結構完整性和裝置性能。”先進的封裝技術會改變並加劇積體電路的散熱方式。設計團隊需要格外注意並模擬任何額外的影響。 「忽略這些影響或對其進行不恰當的建模會導致可靠性和效能問題，」是德科技（Keysight Technologies）首席應用開發工程師兼科學家 Matt Ozalas表示。前幾代硬體由片上熱源組成，這些熱源通過精心設計的背面熱接地路徑（通常是熱通孔和環氧樹脂）散發熱量，從而產生可預測的低熱阻，可以簡單地建模為被動的“集總元件”電阻器/電容器網絡。「設計人員過去可以利用一些簡單的經驗法則和基礎數學計算——例如，在電子表格中——來大致估算整合電路的熱性能，」奧扎拉斯解釋道。 「3D堆疊技術從兩個方面改變了這一點。首先，散熱路徑變得更加複雜。如果將整合電路翻轉到封裝上，熱量會通過凸點互連傳遞，而這些互連並非專門為散熱而設計。這意味著它們的導熱係數（R）可能更高，而且導熱係數的變化幅度也可能比以往更大，尤其是在多層堆疊在過去的情況下。更複雜的是，多晶片堆疊中不同層級可能出現新的熱源。因此，熱會級聯擴散，熱源之間也會相互影響。 「例如，IC 1 上的熱源會影響IC 2 上電晶體的電氣性能，」Ozalas 說。 「這些變化的影響在於，現在需要進行電熱模擬，同時考慮電路的電性能和熱性能，因為這種模式不再能用簡單的被動RC 網路來建模。這更加複雜，需要從代工廠獲取更多數據，例如多種IC 和封裝技術的熱堆疊結構和材料特性，而不僅僅是您設計中使用的特定IC 技術。」熱應力問題熱應力是一個系統性問題。它始於單一晶片，然後擴散到其他晶片、封裝、PCB 和系統外殼。而在實際的3D 列印積體電路中，這些問題的解決難度更高。「大家都知道，過去熱分析主要集中在封裝、PCB和系統層面，」 Cadence高級軟體工程總監Albert Zeng在今年的設計自動化大會（DAC）的一個小組討論中說道。 「但現在，由於3D-IC技術的出現，單晶片的功耗變得如此之大，以至於所有晶片設計公司都必須考慮散熱問題。例如，在設計3D-IC的早期階段，例如設計佈局或堆疊結構時，他們必須儘早進行熱分析，以便在一開始就找到更有利於散熱的更優系統架構。」熱控制涉及從晶片到資料中心的各個層面。 「人們開始進行越來越多的熱分析，以測試其熱管理系統的反應情況，」曾先生說。 「因此，我們看到晶片端的熱分析需求日益增長，瞬態功耗分析也同樣重要。另一個趨勢是，熱效應不僅僅影響晶片鍵合。特別是對於3D整合電路，還存在熱應力，因此也需要進行熱分析，因為熱應力可能會對時序和功耗產生影響。所以在晶片端，熱分析成為多階段分析的核心功耗，所有不同的工具——例如變化效應、分析時都必須與變化應力分析。在任何多晶片組件中，堆疊兩個或多個主動晶片都會導致熱應力。如果來自較低晶片的熱量是透過多層矽片而不是一層薄薄的封裝材料散發出去的，那麼熱量將面臨更高的熱阻。Arteris產品管理和行銷總監Rick Bye 表示：“如果建築師能夠獨立於包裝專家使用熱建模工具，系統設計和實體分區選擇將會更加高效有效。” 「這將使他們能夠權衡佈局方案中熱點IP的位置，包括其垂直位置（即，位於那個晶片上）以及在每個晶片上放置熱點IP的具體位置。與單晶片設計相比，3D晶片堆疊結構更容易產生機械應力，因為堆疊晶片之間存在不同的懸垂和下垂，並且連接晶片的矽孔孔（TSV）的位置也可能高達，會有顯著變化，為了容納TSV，上層晶片需要比典型的單晶片薄得多。在3D積體電路中，跨晶片邊界的資料傳輸面臨許多挑戰。設計人員必須避免引入瓶頸以限制效能，同時又不能在晶片佈局中引入過多佔用面積的矽通孔（TSV）。 「這就需要一種能夠感知多晶片的互連架構或片上網路（NoC）IP設計工具，使架構師能夠在不同的實體和邏輯分區以及不同的晶片間連接選項之間進行高層次的權衡，」Bye說。裝置性能受應力影響裝置投入使用後，不同的晶片升溫速率不同。由於材料和負載的不同，它們對熱量的反應也會有所不同。Synopsys公司的Choubey表示：「即使在製造過程之後，風險仍然存在。這意味著設計團隊需要確保這種熱機械應力不會造成任何結構問題，並確保觸點保持完好。他們還需要瞭解，不同的晶片會承受不同的溫度和應力，這將影響晶片內裝置的性能。所有形式的應力都會影響裝置性能。 「假設晶片堆疊中有兩個晶片，其中一個比另一個溫度更高，」Choubey說道，「如果它們的膨脹係數不同，那麼這些晶片承受的應力也會不同。這種應力，加上溫度的影響，會影響裝置和晶片的性能。我們該如何建模呢？ 這是應力研究的另一個新興領域。緩解3D-IC設計中的應力晶片堆疊是產業內快速發展的領域，也是EDA工具供應商的活躍市場。所有這些都對晶片堆疊至關重要，尤其是在完整的3D-IC設計中。「工程師們才華橫溢，不斷創新，開發出各種新穎有趣的方法來排出異構封裝中的熱量，」是德科技的奧扎拉斯指出。 「透過運行電熱模擬和執行高級熱建模，工程師們能夠設計出更有效率的物理組件，將熱量從3D整合電路封裝中排出，因此通孔和互連結構也在不斷改進和發展。此外，還有一些更獨特的方法。最近的一個例子是微流體冷卻，它將去離子水等物質泵入通孔結構內部的微型噴嘴和管道中，從噴嘴和管道中，從微型噴嘴和管道中，從微型噴嘴而在整合電路的發熱源處主動排出熱量。ChipAgents執行長William Wang也認同3D-IC 設計引入了傳統2D 設計以外的全新應力因素，這些因素包括堆疊晶片的熱機械應變、晶片間延遲、TSV 和微凸點帶來的耦合挑戰，以及跨層時序/功耗收斂的複雜性。 「這些應力使得RTL 等級的設計驗證更加複雜，因為早期模型很少能捕捉到諸如翹曲或TSV 開裂等下游可靠性問題。從工具角度來看，EDA 供應商正在加入考慮熱效應和應力的佈局、提取和多晶片簽核流程，但他們嚴重依賴於精確的代比組數據模擬和驗證中。人工智慧在這裡也發揮著越來越重要的作用。 ChipAgents 和其他公司開發的新工具可以透過自動產生應力感知測試平台、將RTL 意圖與物理效應關聯起來，並提出可最大限度減少晶片間應力的分區策略，從而加速分析。結論鑑於光罩的限制以及對更快處理更多數據、更高性能的不斷需求，多晶片組裝勢在必行。同樣，各種類型的應力，無論是單獨存在還是共同作用，也都是不可避免的。「有些熱封裝工程師已經處理這個問題很多年了，但他們通常不在晶片設計的核心領域。如今，晶片設計的核心人員必須在整個設計過程中，甚至在佈局規劃的早期階段就考慮散熱問題，」Synopsys旗下Ansys的產品行銷總監Marc Swinnen指出。 「你打算如何分配這些晶片？如何放置它們？你需要在早期階段就掌握一些相當可靠的熱數據，否則最終可能會出現無法挽回的糟糕情況，不得不從頭開始，重新進行整個佈局，因為散熱方面出了問題。所以，這並非是最後時刻才檢查的'一切正常嗎？'，而是設計流程的一部分。而且，這涉及到他們並不需要的物理原理西門子EDA的弗格森補充道，晶片組（chiplet）的情況會更加複雜。 「如果你把兩個相同的晶片組封裝到3D封裝中，它們的表現可能不同，因為它們承受的應力、溫度或其他影響因素都不同。僅僅因為它們單獨工作正常，並不意味著它們適用於任何情況。你必須注意並採取保護措施，確保它們處於你需要的位置。” （半導體產業觀察）
