台積電，最新路線圖

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近日，Morethanmoore的作者IAN CUTRESS在最近的一篇文章中分享了台積電的最新路線圖。據他所說，這是他參加台積電OIP所獲得的消息。首先，文章從台積電季度財務電話會議中已知的數字開始。

據介紹，台積電每年生產相當於110到120萬片的12 吋晶圓。目前其收入的50% 或更高（23Q2 為53%）來自兩種領先的節點技術：7nm 和5nm，3nm 的收入將在今年年底實現，這些節點約佔晶圓的20%體積。如果按應用平台劃分，大約44% 的收入來自HPC，33% 來自智慧型手機，其餘部分則分佈在物聯網、汽車和其他領域。

就台積電的生產佈局而言，它在台灣擁有四家超級工廠，專注於12 吋生產。這些巨型晶圓廠是分階段建造的，其中台積電自2020 年以來將建造新階段的速度從每年2 個提高到每年5 個。與這些巨型晶圓廠一起建造的還有APF6，即先進封裝Fab 6，於2023年6 月開幕。

至於備受關注的台積電N3，則來自台南Fab 18 的第5、6 和8 期，而台積電未來的N2 將進入新晶圓廠——新竹的Fab 20 和台中的新廠址台。台積電近兩年已開工10期，其中5期是在台灣的製造、2期是在台灣的先進封裝、3期在海外。

台積電的海外業務包括自2018 年開幕的中國南京一座晶圓廠（Fab 16）、日本熊本的一座新晶圓廠（Fab 23）以及亞利桑那州的兩座新晶圓廠（Fab 21）。亞利桑那州的第一個工廠已開始接收設備，以期在2024 年實現N4 的批量生產。亞利桑那州的第二個工廠正在建設中，為N3 建造。亞利桑那州的目標是每年生產60 萬片晶圓，或每月啟動5 萬片晶圓。根據一貫的做法，一座Gigafab 每月產量超過10 萬片，所以亞利桑那州現在只是Gigafab 的一半。

在日本，熊本工廠已開始生產目前需求量大的16/12 奈米和28 奈米特種技術，預計於2024 年實現量產。台積電也表示，中國新擴建的工廠於2022 年開始量產28 奈米技術。此外，作為製程的一部分，台積電已將機器學習整合到其生產流程中，以保持品質和一致性，同時也優化客戶的產量和生產。


台積電N3、N3E、N3P、N3X

有許多報告稱，由於台積電決定在N3 中堅持使用FinFET 技術，因此報告稱台積電無法獲得性能優勢，並且存在一些延遲。以下是台積電向我們介紹的有關其技術的內容。

首先，在良率方面，目前的N3 具有與N5 在當前開發和生產階段相同的缺陷密度(D0：defect density)，台積電錶示他們在大批量生產中具有「行業領先」的良率。他們預計N3 缺陷率將按預期追隨N5，並在適當的時候達到同等水平。請注意，N5 缺陷率約為每平方公分0.07 個（或每個晶圓40-45 個）



這裡有很多數字需要出合理，但我會和你一起回顧。所有這些數字均引用了Arm Cortex-A715 核心範例，這是最新的核心設計之一。

TSMC 表示，從N5 到N3E，N3E 的速度（頻率）提高了18%，密度提高了30-60%（取決於SoC 與邏輯），並且功耗降低了32%；N4PRF 則是N4 的射頻優化版本，預計將於2023 年下半年/2024 年初進行風險生產。

來到3nm節點，N3 將於2022 年第四季進入量產；N3E 同樣將於2023 年第四季進入量產，速度提高5%，密度不變。N3E 已通過性能和良率目標；N3P 將跟隨N3E，於2024 年2H 投入生產。與N3（非N3E）相比，N3P 與N3（非N3E）相比頻率增加10%，密度增加4%；N3X 是更高性能的版本，將於2025 年量產。與標準N3 相比，它在相同功率下提供+15% 的速度和+4% 的密度。

就目前情況而言，N3E 的幾乎所有IP 均已準備就緒並經過矽驗證，其中UCIe 和HBM3 是最後完成的兩個主要部分（但今天已獲得矽前支援）。相較之下，N3P IP 大多仍處於投片前支援或仍在開發/規劃中。

台積電還將開發N3 的汽車級版本，這基本上會發生在主工藝出貨100 萬片晶圓後，台積電才後再創建汽車級版本，這會造成2-3 年的滯後，但在這種情況下，需求夠高。此外，台積電將創建N3AE，幫助客戶比平常更早進行設計。N3A（完整版本）將於2026 年推出。台積電表示，他們認為N3AE 更多的是消費級版本，而N3A 將是適合企業部署的完整版本。


台積電N2、N2X、N2P、BSPDN

現在我們轉向台積電的N2 路線圖，也就是使用環柵電晶體的製程節點。

TSMC 使用Cortex A715 作為基礎設計，聲稱N3E 節點速度提高了5-15%，密度提高了15% 以上，功耗降低了約25-30%。圖中的數字將其轉換為與基本N3 的比較，只是為了保持一致性，但這些數字可能是非此即彼，而不是組合。

消息人士透露，製造這些新電晶體的困難部分實際上是晶體管本身的一致性，因此台積電似乎需要時間來解決它。TSMC 表示，N2 功耗降低的很大一部分是其設計提供的最低電壓較低，這應該可以滿足目前對高效硬體的需求。N2 的時間表涉及2025 年的風險生產，那就意味著到下半年，晶片產能增加。

在N2 的EDA 方面，台積電表示所有主要EDA 工具和供應商都已通過認證。這包括來自Synopsys 的完整EDA 堆疊（包括與Ansys 合作開發EMIR）、來自Cadence 的幾乎完整堆疊（具有EMIR，而不是Tx STA）以及來自Synopsys、Cadence 和西門子EDA的模擬器（Simulator）。

來到性能數據方面（據說與A715 進行比較）。

對於N3，台積電推出了一種名為FinFlex 的新設計模型，允許電晶體使用不同數量的閘極來實現高性能（稱為3-2）或高密度（2-1）設計。高性能設計允許更高的頻率，但會降低功耗，而高密度則允許更緊湊的設計，但不能推動太多。

之所以會有這個想法，是因為現代HPC 核心（例如x86 或Arm 核心）將使用性能晶體管，而IO 和效率核心可能會使用密集晶體管。N2 似乎還沒有FinFlex 產品，但將兩種電晶體類型與標準N2 產品進行比較時，N2 在等頻率下的功耗減少了30%，在等功率下的頻率減少了13%。這與他們報告的數字相符，但台積電為這些數字提供了更多選擇。

值得注意的是，台積電的常規N2 製程節點不會採用稱為背面供電（BSPDN）的技術。這項技術改變了晶片的建構方式——不是將電晶體上方的電源連接和訊號連接交織在一起，而是將兩種類型的連接分開——電源在背面，訊號在正面。

因為BSPDN是一項複雜的技術，所以TSMC 將在周期後期提供帶有BSPDN 的N2 版本——與標準N2 相比大約晚六個月。BSPDN 的優點也包括更簡單的設計規則，但增加了密度（比常規N2 增加10%）和速度（增加5%到10%）。功耗似乎有點難以判斷，因為更高效率的權衡之一是更低的功耗或更高的性能，而且台積電似乎專注於BSPDN 的性能方面，特別是由於功率訊號/數據訊號串擾較少。

同時，我們也發現了與TSMC Wafer-on-Wafer 技術類似的東西——Graphcore 在N7 上使用WoW 將一些MIM 電容器從金屬堆疊的上層遷移到單獨的晶片中，從而使它們更大並且更不易受到幹擾，這帶來的最終結果是更高的效率據報道，這種技術可以提高頻率，使性能提高30%。

BSPDN 更複雜，因為它將所有功能都放在了背面，但沒有像WoW那樣帶來重大變化，因此帶來的好處可能會受到削弱。與其他節點相比，N2 + BSPDN 似乎還沒有被賦予特定的名稱，因此我們將看看隨著時間的推移它是否會發生變化。

TSMC 同時也提供N2 和N2+BSPDN 作為不同的變體將成為產業規範。英特爾已明確表示，對於他們稱為PowerVia 的BSPDN 版本，這也將是20A/18A 節點客戶的可選附加功能。但由於BSPDN 涉及的範圍更廣，似乎兩家公司都必須擁有BSPDN 和非BSPDN 版本才能滿足所有成本模型和設計選擇。

在N2 和N2+BSPDN 之後，台積電已經談到了N2P 和N2X，但提供的細節很少。我們預計這些節點變體將遵循與N3P 和N3X 相同的路徑（相對於這些節點的速度或密度的微小增加）。

除了N2 系列之外，TSMC 仍在研究Forksheets（用於密度改進的GAA 變體）、CFET（也是用於主要密度的GAA 變體，但可能會犧牲性能） 、2D 晶體管以及碳奈米管等其他潛在技術，但典型的改進可能會在未來十年內出現。


HBM、模擬遷移和3D Fabric

台積電的活動也重點關注了其他技術，例如作為3DFabric 記憶體聯盟一部分的記憶體。台積電每月與所有供應商舉行小組會議，以確保路線圖和封裝能力保持一致，並確保JEDEC 和每個人都保持一致。此次活動的焦點是HBM3 和HBM4。以下是台積電對每個合作夥伴的評價。

  • JEDEC：HBM4 規範與16Hi 堆疊一致；
  • 美光：宣布推出9.2 Gbps 的HBM3 Gen2 產品，並進行CoWoS 晶片驗證；
  • 三星：HBM3 12Hi 協作可增加50% 容量，無緩衝（Buffer-less） HBM 研究正在進行中；
  • SK Hynix：HBM3 + HBM4 的CoWoS 合作，HBM4 上的DTCO，超越JEDEC 規範，還有UCIe；


根據此列表，SK Hynix 似乎在HBM4 方面走得更遠，但美光和三星都在尋求更高容量或更高頻寬的HBM3。隨著對快速、高容量HBM 的需求不斷增加，我相信大多數公司都會採取任何措施，但這是可製造性、供應鏈和一致性的情況。HBM4 使用與HBM3 相同的頻率，但具有雙倍引腳以實現雙倍頻寬，因此它應該是一個「更簡單」的遷移。

在製造的模擬方面，台積電也在擴展標準單元的工具包。

TSMC 先前發布了ADM 1.0，用於模擬設計遷移。在過去，這需要完全客製化設計。TSMC 也提供了一種為N5 和N3 引入模擬標準單元的方法，現在已擴展到ADM2.0，提供向後至N16 並向前至N2 的標準單元。台積電的目標是繼續回到N28 和N40，以便獲得更廣泛的客戶採用並縮短上市時間。台積電也著眼於將其引入N2+BSPDN、Cadence 和Synopsys 都在原理圖遷移、電路最佳化和佈局遷移方面提供全面的EDA 支援。

台積電也分享了該公司在3DFabric 聯盟以及3Dblox 封裝方面的進展。




根據介紹，台積電的目標是為客戶提供一組通用的可擴展設計語言，與EDA 供應商的通用整合工具接口，以便靈活整合下一代昂貴的晶片和這些晶片所需的複雜封裝。透過提供EDA 系統可用於開發和模擬的統一設計語言集，目標是降低晶片上市的端到端成本，並加快上市時間。

3DFabric 作為一個套件提供，包含文件、設計流程和技術文件。其中，一個套件適用於台積電8 種封裝技術。據了解，這些內容分為三類：



  1. Integrated Fan Out (InFO)：InFO_oS、InFO_LSI
  2. Chip on Wafer on Substrate (CoWoS)：CoWoS-S、CoWoS-L、CoWoS-R
  3. System on Integrated Circuit (SoIC)：SoIC-X、SoIC-P

其中，最前面首先面向市場，而InFO 選項也幾乎完全來自3DFabric 套件標準。該套件包含DRM、DRC、RCX、CAD、PERC、EMIR 等元素，對於InFO，這兩種變體幾乎都是完整的。CoWoS-S 也已接近完成，但L 和R 仍有一些進展。SoIC-X 大約完成了一半，而SoIC-P 才剛開始。

同時，台積電也對他們與AMD 在MI300 上所做的工作感到非常滿意。它使用了多種合作開發的新技術，但台積電也確認MI300 象限具有基礎晶片（quadrants feature base die），其中兩個像限（quadrant）是鏡像的。每個象限基底晶片（quadrant base die）上都有兩個圖形小晶片或三個CPU 小晶片，但台積電將其視為3D 矽整合的前所未有的壯舉。（半導體產業洞察）


原文連結

https://morethanmoore.substack.com/p/tsmc-oip-forum-fabs-n3n2bspn