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重新認識FinFET
FinFET 構成了當今許多半導體製造技術的基礎，但也產生了影響佈局的重大設計問題。了解finFET 所需的變化和設計策略對於建立有效的佈局至關重要。
在這篇文章中，我們將討論這些變化如何影響積體電路佈局。
FinFET 技術的出現
隨著每一代積體電路技術的發展，客製化實體佈局變得越來越具有挑戰性。從手動將形狀切割成紅寶石（Rubylith）的時代到今天的電腦輔助設計，佈局規則的數量和複雜性呈指數級增長，以適應底層晶體管不斷增加的密度。
幾十年來，平面互補金屬氧化物半導體(CMOS) 整合晶片(IC)技術遵循摩爾定律和登納德縮放定律。當物理極限在2010年代初期開始讓這些趨勢動搖時，平面CMOS 的發展只有一種方式：向上。當這種情況發生在20 奈米(nm) 以下節點時，佈局設計規則和技術在複雜性和約束方面發生了巨大飛躍。
FinFET 電晶體基礎知識
FinFET——一種場效電晶體（FET）——可以被設想為傳統的平面CMOS 電晶體，其側面翻轉，以便閘極多晶矽可以在兩個表面上與源極和汲極連接。發生晶體管動作的垂直結構稱為「鰭」（Fin），由摻雜矽製成。
鰭片可以建構在體矽上，在這種情況下，它們必須以與平面CMOS 中大致相同的方式進行隔離。它們也可以位於絕緣層頂部，如絕緣體上矽(SOI) CMOS 中的情況。閘極多晶矽的沉積方式是使其沿著鰭的一側向上延伸，越過頂部，然後向下延伸到另一側。溝道形成於多晶矽與鰭片接觸的任何地方。
FinFET 技術有幾個意義。最重要的是，矽鰭片的高度和寬度尺寸是由製造過程決定的，而不是由電路設計者決定的。這意味著每個電晶體的寬度尺寸是由閘極多晶矽穿過的鰭的數量而不是擴散形狀的寬度來設定的。因此，所有晶體管寬度都被量化為整數個鰭片交叉點（crossings），每個鰭片交叉點的寬度大約增加10-100 nm，取決於製程。
此外，鰭片是在規則網格上製造的，並且所有區塊中的所有鰭片必須與該網格對齊。這限制了晶體管在塊內以及佈局內的塊的放置。此外，在最先進的技術節點中，閘極多晶矽帶也位於網格上，導致X 和Y 維度上的佈局限制。
已發布的finFET 裝置拆解顯示，鰭柵間距約為30 nm ，多晶柵間距（也稱為接觸多晶間距）約為50 nm。
電晶體柵極多晶矽長度未量化，但受到嚴格限制。在大多數finFET 技術中，僅允許兩種或三種閘極長度：一種用於最小或「核心」長度，一種用於中壓類比和客製化電路應用，一種用於輸入/輸出電路。
與往常一樣，晶圓廠為記憶體陣列和支援設備提供特殊規則。這些規則通常允許陣列核心元件具有更高的密度，同時不會嚴重影響部分和全部良好的陣列良率。
裝置佈局的基於網格的性質和有限的閘極長度選擇導致了finFET掩模設計的第一條規則：規律性和均勻性影響裝置性能，因此是佈局設計規則所要求的。
規劃的重要性
在客製化半導體佈局中，在開始佈局之前仔細、徹底的規劃一直是成功晶片設計的重要實踐。 finFET 設計規則的引入對於防止在掩模設計的關鍵階段進行耗時且耗時的返工至關重要。
一、終止或“完成”
（Termination or “Finishing”）
FinFET 技術設計規則不允許任意放置電路塊。除了裝置和模組佈局的網格限制之外，所有模組（從最小的運算放大器到大型智慧財產權(IP)模組，例如鎖相環和資料轉換器）都必須使用晶圓廠在其外圍端接或「完成」 - 核准的端接結構。
與往常一樣，基板（substrate）和任何N-well都必須偏置。這些邊界和抽頭（boundary and tap）結構所需的面積很容易比包括例如幾個邏輯閘或「天線」二極體的小結構大一個數量級。由於面積要求，在佈局週期後期添加此類結構作為邏輯ECO或在發現路由天線時可能非常困難且耗時。
二、密度和密度梯度
（Density and Density Gradients）
當今finFET 技術中佈局引起的變化的眾多原因之一是形狀密度和密度梯度。對於多晶矽閘極來說尤其如此，因此對最小密度、最大密度和密度梯度有嚴格的要求，在佈局規劃時必須考慮這些要求。如果用於滿足這些與密度相關的基本規則的自動填充演算法無法找到有效的解決方案，則可能需要耗時的手動填充工作，甚至可能需要重新定位大塊。
當由最小閘極長度元件建構的區塊被放置在由較長閘極元件建構的區塊旁邊時，密度梯度約束就會生效。這種放置可能需要大的過渡區域或特殊的填充形狀以滿足密度梯度規則。
雖然多晶矽和擴散密度規則對裝置的電氣性能影響最大，但大多數金屬層也有最小和最大密度限制。在大多數情況下，自動填入演算法將能夠為這些規則建立設計規則檢查（DRC）正確的解決方案。
不過，創建不符合金屬密度規則且無法透過填充演算法解決的DRC 正確佈局是可能的。這是另一種需要耗時的手動工作來修復密度違規的情況。為了避免這種情況發生，模擬填充演算法應納入較低層級的佈局DRC 檢查的一部分。
三、擴散邊緣鄰近度
（Diffusion Edge Proximity）
隨著2000 年代初期普遍存在的淺溝槽隔離的出現，晶格應力（crystal lattice stress）對裝置性能的影響變得眾所周知。事實上，許多技術有意在設備上引入拉/壓應力薄膜，以減輕甚至利用這些效應。
在finFET 佈局中，擴散邊緣及其淺溝槽隔離與主動閘極的接近會產生晶格應力，從而顯著降低該元件的性能。因此，晶圓廠強烈建議在主動元件和擴散區域邊緣之間遵守一定的特定距離或多晶矽節距數量。由於擴散中的任何中斷都需要這種間距，因此觀察稱為連續擴散的做法通常會更有效。
在這種方法中，裝置之間的空間填充有處於斷電狀態而不是擴散中斷狀態的虛擬裝置。請注意，更改鰭片數量也需要擴散中斷或虛擬裝置，因此大多數模組設計為每個裝置使用一致數量的鰭片，且裝置寬度由閘極指的數量設定。這些約束導致基於行的佈局，給定行中的裝置都具有相同數量的鰭片。
此外，為了遵守終止規則，每行在與閘極多晶矽正交的方向上具有相同的長度。具有相同鰭片數量的虛擬裝置放置在功能晶體管和行末端的終端結構之間。必須考慮這些裝置並將其包含在原理圖中，以透過LVS 檢查，並向電路設計人員提供有關從主動擴散到電源的洩漏的資訊。
另一種眾所周知的鄰近效應，即N-well邊緣鄰近效應，通常不被認為是finFET 佈局中變異的重要來源。這可能是連續擴散實踐有效地強制N-well邊緣和主動元件之間的最小間距的結果。
四、前端形狀切口
（Front-End Shape Cuts）
隨著finFET 區塊佈局的形成，出現了一種規則結構，在若干倍的鰭片間距上具有間隔一致的擴散行。多晶矽閘極將呈現長條狀，與所有擴散行正交。為了將條帶分成單獨的電晶體閘極，在佈局中使用與多晶矽條正交的多晶矽切割形狀。這些形狀允許多晶矽以比拉製多晶矽形狀所需的最小間距或終止更小的間距斷裂。
可以以相同的方式產生擴散接觸斷裂。雖然設計規則限制了切割形狀的位置和尺寸，但它們的幾何形狀可以具有一定的靈活性，如果佈局設計者知道如何應用它，則可以用來減少寄生效應或增加密度。
五、路由前的前端DRC
（Front-End DRC Before Routing）
在進行任何金屬佈線之前，必須對層次結構中每一層的電路塊進行前端設計規則合規性測試，這一點至關重要。重新加工塊以滿足終止、連續擴散、密度規則和切割形狀放置等許多限制是很困難且耗時的，而不必擔心重新佈線和重新排列電網結構。
應在準備好的測試台佈局中就地測試極低級單元（例如標準邏輯閘）的前端DRC 合規性。然後，可以在IC 掩模設計中看到並糾正與典型相鄰單元的任何違規行為。例如，當切割形狀靠近單元邊緣放置時，它們可以與相鄰單元中的切割形狀相互作用，以創建面積小於設計規則允許的形狀。
六、多圖案
（Multi-Patterning）
堆疊底部最靠近裝置的金屬層必須在間距上或非常靠近鰭片和多晶矽間距。這意味著這些層的金屬間距應該是該工藝可以支援的最精細的幾何形狀。現代技術透過稱為自對準雙重圖案化的多重圖案化技術來實現這一點。也實踐了需要三重或四重圖案的更複雜的方法。
雙圖案化要求金屬堆疊的前幾層中的形狀被「著色」 （colored），給定層上的不同顏色的形狀在工藝的不同步驟中被掩蔽和沈積。設計完成後，可以透過演算法進行著色，但在客製化IC佈局中，著色通常是手動完成的，以最大限度地提高密度並優化電氣特性。
例如，Metal1 ColorA 的最小間距可能是50奈米(nm)。 Metal1 ColorA 與Metal1 ColorB 交替使用可能會產生25 nm 的間距，從而有效地將金屬密度和載流能力加倍。
在典型的製程中，前幾個金屬層需要著色（cloring），用於互連各層的通孔也需要著色。在大多數情況下，金屬形狀的手動著色解決方案將由佈局設計師“鎖定”，這意味著設計流程中稍後使用的演算法無法更改著色。
該策略為寄生效應提供了可重複性和可預測性，但代價是一些不太激進的設計規則。由於大多數設計中的數量龐大，通孔和觸點通常被放置為彩色但“解鎖”，並且著色演算法設定最終顏色。
七、設備匹配
（Device Matching）
裝置間匹配始終是類比設計和某些記憶體感測放大器和支援電路設計中的關鍵考慮因素。對於所有最新的finFET 技術也是如此，因為這些類型的電路通常與「核心邏輯」元件和模組整合在同一晶片上。經典技術仍然很重要，例如分佈式共質心佈局和“長尾”或差分對的中心抽頭。
然而，由於區塊佈局的一致性要求，此類技術在finFET 佈局中顯得黯然失色。晶圓廠提供的設計手冊詳細說明了模擬匹配的最佳實踐，在大多數情況下，涉及廣泛使用環境虛擬裝置、連續擴散和整個匹配結構的恆定多晶密度。一些晶圓廠還指定需要在特定的鰭片間距上建立匹配的裝置，因為鰭片是按組建造的，往往彼此匹配。
八、電遷移和歐姆降
（Electromigration and Ohmic Drops）
該產業從平面互補金屬氧化物半導體(CMOS)過渡到finFET 的主要目的是讓更多裝置進入給定區域。這種轉變對電遷移和紅外線或歐姆壓降等不良機制產生了深遠的影響。電晶體密度的增加直接導致功率密度的增加。這意味著更多的電流流過裝置附近堆疊中非常薄、間距緊密的導體和接點。它還允許設備本身提供更多電流。
由於這些原因，在開始佈局之前考慮這些影響並在佈局完成後製定分析和減輕這些影響的計劃至關重要。在某些情況下，在規劃階段進行的初步分析會導致單一裝置所使用的鰭片數量受到限制。由於電流消耗和由此產生的局部IR 壓降，性能電路通常不會有多個鰭片（常見數量為四個） 。
基於行的佈局通常會配置為在行之間共用電源匯流排，這是在預測金屬中的IR 壓降和電遷移時必須考慮的特性。
另一個關鍵的考慮因素是裝置本身的自熱以及裝置正上方金屬中加速電遷移可靠性故障的影響。這種考慮對於基於絕緣體上矽(SOI) 技術的finFET 尤其重要，因為SOI 層的熱導率通常比體矽低100倍。
九、被動元件
（Passive Components）
所有IC 中都包含模擬、I/O 或其他「特殊」區塊，而finFET 技術提供了這些區塊所需的一組有限組件。特別值得注意的是薄膜電阻器。某些技術提供的基層電阻器無法將CMOS 裝置放置在同一區域。其他裝置則提供中線電阻器，允許下方的CMOS 組件阻礙堆疊中高金屬層上的訊號和電源佈線，這是設計人員在進行佈局規劃和設計電源傳輸方案時必須考慮到的重大缺點。
堆疊在金屬氧化物半導體(MOS)帽上的指狀帽通常作為製程設計套件(PDK)中的參數化單元( PCell)提供。這些電容器每單位面積具有不錯的電容。也可以使用薄化電介質帽，但需要額外的製程步驟。電感器和T 線圈通常由晶圓廠或第三方供應商作為PCell 提供。
採用電荷再分配數位類比轉換器的超高速資料轉換器可能需要1 皮法量級的非常小的單位電容器。一些晶圓廠和第三方IP商店提供PCell等結構。在其他情況下，可以手動設計這些元件，並且可以使用寄生提取工具來確認電容。
此外，PDK也為帶隙參考電池和溫度感測器提供典型的PNP BJT 。
下一步是什麼？
正如我們所知並在今天實踐的那樣，FinFET掩模佈局很快就會迎來下一個重大技術突破。下一代技術將被稱為“環繞柵極”，其中柵極材料完全包圍源極和汲極。
台灣積體電路製造公司(TSMC)宣布將在2 nm 節點上首次實現全環繞閘極。它將採用矽奈米片的形式－矽源極/汲極片的堆疊，柵極材料完全包裹在它們周圍。
這是設備設計中字面「上升趨勢」的明顯延續。這一趨勢預計將推動下一個創新，包括「堆疊式CMOS 」 ，其中p 通道MOS 和n 通道MOS垂直堆疊在一起，而不是並排。同時，我們預計透過矽通孔連接到裝置的背面電源/接地將成為主流。(半導體產業觀察)