台積電贏得了 FinFET。所有值得關注的前沿邏輯設計，甚至英特爾的，都是在台積電位於台灣南部的 N5 和 N3 工藝上製造的。競爭對手已經被甩在身後。三星自 7nm 以來一直表現不佳，良率也很低，英特爾在intle 4 和intel 3 的復甦之路上仍處於早期階段；無論是外部還是內部的主要客戶都沒有大批次訂購這些節點。 台積電未來能否佔據主導地位尚未可知。FinFET 無法進一步擴展，SRAM 微縮已有幾個節點停滯。該行業正處於關鍵的轉折點。前沿邏輯必須在未來 2-3 年內採用兩種新範式：全柵極 (GAA) 和背面供電（BSPDN 或背面供電網路）。 英特爾在 10nm 節點上失敗，並失去了 3 年的領先優勢，原因有很多，包括未採用 EUV 以及在工具供應鏈不成熟的情況下過渡到鈷金屬化，儘管應用材料警告他們的工具尚未準備就緒。GAA 和 BSPDN 的新模式為代工廠的競爭秩序帶來了新的機會。它們甚至可能為該領域的新進入者打開大門——日本政府支援的 2nm 代工初創公司 Rapidus。 隨著建造尖端晶圓廠所需的資本支出猛增，這意味著三星或英特爾可能被迫退出競爭。下面我們將詳細討論這些主題：深入研究 BSPDN 技術，然後是所有四家晶圓廠的前沿邏輯路線圖、其工藝技術的競爭力以及SRAM 擴展等等

FinFET 構成了當今許多半導體製造技術的基礎，但也產生了影響佈局的重大設計問題。了解finFET 所需的變化和設計策略對於建立有效的佈局至關重要。 在這篇文章中，我們將討論這些變化如何影響積體電路佈局。 FinFET 技術的出現 隨著每一代積體電路技術的發展，客製化實體佈局變得越來越具有挑戰性。從手動將形狀切割成紅寶石（Rubylith）的時代到今天的電腦輔助設計，佈局規則的數量和複雜性呈指數級增長，以適應底層晶體管不斷增加的密度。

隨著芯片集成度的提高，對光刻技術提出了越來越高的要求，而光刻技術 的演進，在某種程度上也反映了半導體技術的發展路線。 從1947年第一個晶體管問世算起，半導體技術一直在迅猛發展，現在它仍保持著強勁的發展態勢，繼續遵循摩爾定律指明的方向前進，大尺寸、細線寬、高精度、高效率、低成本的IC生產，正在對半導體產業鏈帶來前所未有的挑戰。 集成電路在製造過程中經歷了材料製備、掩膜、光刻、清洗、刻蝕、摻雜、化學機械拋光等多個工序，其中尤以光刻工藝最為關鍵，決定著製造工藝的先進程度。隨著集成電路由微米級向鈉米級發展，光刻採用的光波波長也從近紫外（NUV）區間的436nm、365nm波長進入到深紫外（DUV）區間的248nm、193nm波長。目前大部分芯片製造工藝採用了248nm和193nm光刻技術。目前對於13.5nm波長的EUV極端遠紫外光刻技術研究也在提速前進。 可以說，隨著芯片集成度的提高，對光刻技術提出了越來越高的要求，而光刻技術的演進，在某種程度上也反映了半導體技術的發展路線。上世紀中葉，IEEE電子和電子工程師協會設立了ITRS組織，該組織每年都會發布一份半導體領域中技術路線圖——ITRS（International Technology Roadmap for Semiconductors）。但在2017年，IEEE停止更新ITRS，並將其重新重命名為IRDS，他們認為這樣可以更全面地反應各種系統級新技術。