最近，韓國半導體工程師學會（ISE）發佈了《2026 年半導體技術路線圖》，其中談到了半導體工藝發展到0.2nm的預測，引起了不少關注。但如果只把它當作一份“製程更先進、指標更激進”的技術預測，反而容易忽略它真正想傳達的資訊。這份路線圖以2025年為起點，展望至2040年，對未來約15年的器件與工藝、人工智慧半導體、光互連、無線互連、感測器技術、有線互連、存算一體（PIM）、封裝技術及量子計算技術等九大半導體技術發展趨勢進行了系統性預測。這並不是一份“更小製程”的路線圖，而是一份關於半導體競爭形態正在發生改變的行業判斷。如果說過去的路線圖是關於“尺寸”的軍備競賽，那麼這份路線圖則是關於“範式”的全面重構。讓我們穿透0.2nm這個極具衝擊力的數字，沿著它給出的九條技術主線，去解析這本長達15年的“未來生存手冊”。1 器件與工藝技術路線圖半導體產業過去數十年的主線只有一條——持續微縮。通過縮小器件尺寸，晶片在功耗、成本和性能上不斷獲得紅利。最終產品的競爭力，往往體現在更高速度、更高密度、更低功耗、更小體積、更低材料成本，以及更強的系統功能上。綜合 IRDS 的 More Moore IFT（國際重點團隊）研究成果，以及 IMEC 在 ITF World 2023 與 2024 上給出的前瞻預測，韓國的路線圖試圖回答一個核心問題：在巨量資料、智能移動、雲端運算與 AI 工作負載持續攀升的背景下，邏輯與儲存技術如何在 PPAC（功耗–性能–面積–成本） 約束下繼續演進？以量產級技術為基準，這一技術路線圖從2025年起每3年為一個節點，描繪了邏輯與儲存器件在未來15 年（至2040年）的可能演進路徑，涵蓋物理結構、電氣特性與可靠性等關鍵維度。邏輯技術趨勢：從2nm到0.2nm邏輯器件工藝演進的核心目標始終未變：在更小的工藝間距和更低的工作電壓下，維持性能與功耗的有效縮放（Scaling）。然而，隨著尺寸不斷縮小，一個現實問題愈發突出——寄生效應正在吞噬微縮紅利。金屬互連、電容耦合、電阻上升，使得負載在整體性能與功耗中的佔比持續提高，甚至可能抵消電晶體本身的改進。這也直接推動了設計範式的轉變。過去，行業主要依賴 DTCO（Design-Technology Co-Optimization，設計-工藝協同最佳化），通過電路設計來彌補工藝微縮帶來的性能損失；而如今，最佳化的邊界被進一步拉大，演進為 STCO（System-Technology Co-Optimization，系統-工藝協同最佳化）——最佳化對象不再侷限於單一晶片，而是擴展至 Chiplet、先進封裝、儲存層級、互連結構，乃至整個系統架構。根據器件結構與關鍵工藝變數的路線圖預測，邏輯器件的“名義節點”將從2025年的 2nm 級，推進至2031年的1nm 級，並在2040年前後逼近0.2nm量級。微縮的關鍵變數主要集中在四個方面：三維柵極結構與間距、金屬布線Pitch、柵極長度（Lg）、三維層疊與順序整合能力。邏輯器件的器件結構及工藝技術核心變數下圖顯示了器件結構的演進趨勢。自 2025 年起，邏輯電晶體的主流結構將逐步從 FinFET 轉向 GAA（Gate-All-Around），FinFET 及 GAA 架構利用完全耗盡通道和完全反轉通道（體反轉）。進一步地，FS-FET（Fork-Sheet FET） 通過在奈米片之間加入絕緣層來分離 N 器件和 P 器件，可大幅縮小器件尺寸。雖然在2031年左右引入 0.75NA EUV 可使線寬比現有的 0.33NA EUV 縮小 2.3 倍，但物理微縮預計將趨於飽和。預計將通過 PMOS 和 NMOS 的三維整合，即稱為 CFET（互補場效應電晶體）的 3D VLSI 方向來提升器件性能。預計 CFET（Complementary FET） 將進化為 P 器件堆疊在 N 器件之上的 3D 形式。電晶體結構的演進（來源：ITF World 2023 ，IMEC）但CFET也引入了新的技術門檻，低溫工藝成為剛需，以避免上層器件製造對下層結構造成熱損傷。在移動終端和邊緣計算快速普及的背景下，降低工作電壓（Vdd） 已成為不可逆趨勢。為了在低電壓條件下維持性能，近年來邏輯器件研發的重點集中在幾項關鍵技術上：通道晶格應變（促進遷移率）、HKMG（高k金屬柵極）、降低接觸電阻及改善靜電特性。進一步的微縮，正在從“器件層面”走向“結構層面”。單片 3D（Monolithic 3D, M3D） 整合，使電晶體得以在同一晶圓上進行垂直堆疊。短期目標仍然是單線程性能提升與功耗降低；而中長期，則將演進為低 Vdd、高平行度、單位體積整合功能最大化的三維架構。與此同時，3D 混合儲存器-邏輯（3D Hybrid Memory-on-Logic）方案，正在成為 AI 與 HPC 的關鍵突破口。通過 Hybrid Bonding 直接連接邏輯與儲存晶片，可顯著縮短資料路徑、降低延遲，並提升系統能效，這對 HBM、AI 加速器、端側 AI 尤為關鍵。當然，挑戰同樣明顯：異質晶片鍵合的良率與可靠性、高功耗器件（如 GPU + HBM）的散熱路徑設計。在 2025 年至 2040 年路線圖預測的 6 個技術節點中，隨著 2nm 級以下邏輯器件微縮的推進，寄生元件導致的負載佔比增加，受性能和功耗方面的負面影響，工作電壓（0.5V~0.4V）不會有大幅改善，但跨導（Transconductance）等模擬特性將得以維持。邏輯器件技術路線圖在 2nm之後，金屬布線成為限制性能的“第二戰場”。行業需要同時滿足三項幾乎相互矛盾的目標：更低電阻、更低介電常數、更高可靠性。這對材料體系、刻蝕工藝和大馬士革（Damascene）整合精度提出了極高要求。高深寬比結構下的RC退化，使得先進計量、原位監測與即時工藝控製成為不可或缺的基礎能力。在供電架構上，一個重要的變革正在發生——背面供電（Backside Power Delivery）。通過將電源網路從晶片正面移至背面，可以實現：訊號與電源路徑解耦/降低 IR Drop 與噪聲干擾/提升面積利用率與能效。按照金屬布線微縮路線圖，背面供電網路（BSPDN） 預計將在 2028 年左右開始匯入，並在 2031 年後結合 Power Via 技術，將電源軌間距快速推進至 40nm 等級。金屬布線微縮路線圖儲存技術趨勢與路線圖如果說過去十年，半導體產業的主角是計算，那麼進入 AI 時代後，真正的瓶頸正在快速轉移到儲存。大模型訓練、推理、檢索增強（RAG）以及多模態計算，對資料吞吐、訪問延遲和能效提出了前所未有的要求。資料中心與 AI 伺服器所需要的，不只是“更大的容量”，而是同時具備：高容量 × 高頻寬 × 低延遲 × 低功耗，正是在這一背景下，儲存器從“配角”轉變為決定系統上限的關鍵角色。由於DRAM與非易失性儲存器（NVM）長期以標準化、獨立產品形態引領儲存產業演進，ISE的研究重點也主要圍繞這兩大技術體系展開。嵌入式儲存（Embedded Memory）雖然路徑相似，但在節點節奏上通常存在一定滯後。1 DRAMDRAM 誕生至今已超過 40 年，卻依然是計算系統中不可替代的工作記憶體。從 PC 的 DDR、移動終端的 LPDDR，到 GPU 的 GDDR、AI 加速器的 HBM，再到快取記憶體用的 eDRAM，DRAM 覆蓋了幾乎所有性能層級。但問題在於：傳統 DRAM單元結構，已經難以繼續按原路徑微縮。根據技術路線圖預測，DRAM 單元結構正在發生根本性變化（如下圖）：單元電晶體將從傳統結構，演進為垂直通道電晶體（VCT）；儲存陣列將逐步引入堆疊型 DRAM（Stacked DRAM）；單元面積從 6F² 向 4F² 極限逼近。更具顛覆意義的是，CBA（CMOS Bonded to Array）技術開始浮出水面——通過混合鍵合，將 CMOS 外圍電路直接與儲存陣列整合，有望突破傳統“陣列—外圍”分離架構的效率瓶頸。在DRAM的技術演進過程中，雙功函數字線、單側電容器工藝以及埋入式通道 S/A 電晶體已應用於 DRAM 產品中，EUV光刻技術也已開始正式投入應用。為了降低字線和位線的電阻並改善工藝，目前正在研發包括釕（Ru）、鉬（Mo）在內的多種新型材料。然而，儘管付出了這些努力，預計基於BCAT（埋入式通道陣列電晶體）的DRAM 單元，微縮極限大約停留在7–8nm。DRAM技術路線圖為了突破平面 DRAM 的物理天花板，行業正在同步推進多條探索路徑：High-NA EUV 的引入、X-DRAM 等 3D DRAM 架構、4F² 單元與無電荷儲存 DRAM（Capacitorless DRAM）、電路級與運行機制最佳化（如更精細的時鐘控制）。與此同時，DRAM 工藝的“長期作業清單”也在不斷拉長：單元持續微縮、外圍電路引入 HKMG、字線/位線新材料（Ru、Mo 等）、更高品質的高 k 電容介質、面向 3D DRAM 的工藝穩定性控制。從中長期看，高容量混合鍵合 DRAM 晶片，以及高層數 HBM 的晶圓級封裝能力，正逐步成為競爭分水嶺。隨著 AI訓練規模指數級放大，HBM（高頻寬儲存器）成為增長最快的儲存細分市場。它通過多顆 DRAM Die 的垂直堆疊，實現了高頻寬、低功耗、近計算的資料供給模式。HBM預計將從2025 年 12 層、2TB/s 頻寬，發展至2031年20 層、8TB/s 頻寬，並在2040年達到30層以上、128TB/s的頻寬水平（上圖）。HBM 的核心技術挑戰集中在：TSV 工藝與良率、均勻供電與功耗管理、熱路徑與散熱、微凸點 / 混合鍵合介面、I/O 數量持續擴展。進一步看，HBM 的意義已經超出“儲存器件”本身。要真正突破馮·諾依曼瓶頸，PIM（存內處理）、CIM（存內計算）、AIM（加速器記憶體）等新範式，正圍繞 HBM與GDDR架構同步推進。同時，CXL儲存器也被視為資料中心等級不可或缺的關鍵拼圖。2 NVM：Flash還在長高，但路越來越窄非易失性儲存器的應用跨度極大，從 Kb 級嵌入式系統到 Tb 級資料中心，其技術路徑也高度分化。Flash儲存基於 1T 單元，在二維平面下幾乎無法繼續提升密度。真正讓NAND走到今天的，是3D堆疊。當前3D NAND 的核心難題，並不在電學原理，而在製造本身：超高深寬比深孔刻蝕、多層介質與多晶矽沉積、晶圓翹曲（Warpage）控制、高精度計量與缺陷監測。3D-NAND 技術方面，產業界已經給出清晰節奏：321 層快閃記憶體已於 2025 年開始量產；預計 2028 年後可實現 600 層，2031 年左右實現 1000 層。若能應用工藝微縮及 3D 混合鍵合技術，預計到 2040 年甚至有望達到 2000 層。但層數越高，字線接觸結構的面積開銷也隨之放大。因此，Word Line Pitch 必須快速壓縮，近期已逼近 40nm 以下。在單元層面，QLC 已全面商用，PLC 也在推進之中。但每增加一bit，意味著：程式設計/讀取時間更長、電平間隔更窄、可靠性壓力更大，這是一場典型的性能—成本—可靠性三方博弈。3 下一代非易失性儲存除了 Flash，業界也在持續探索不依賴電荷儲存的新型 NVM，包括 FeRAM、MRAM、PCM、ReRAM 等。但要取代現有器件，在技術上仍存在大量有待解決的問題。FeRAM / FeFET：依託 HfO₂ 鐵電材料，有望實現低功耗、極速的類 Flash 1T 儲存，尤其適合嵌入式場景。STT-MRAM：難以在短期內取代大容量 NAND，但在嵌入式 NOR 替代上潛力明確。NOR Flash：由於成熟、穩定、耐高溫銲接，仍將在嵌入式系統中長期存在。3D Cross Point / SCM：通過 BEOL 工藝實現多層堆疊，在吞吐量、能效和成本之間取得平衡。在這些方案中，PCM 被認為是縮放潛力最均衡的路線，而 ReRAM 則仍需克服一致性與波動性問題。2 人工智慧半導體路線圖AI/ML 的快速發展，直接催生了一個規模龐大的專用計算硬體市場。預計到 2025 年，AI 相關計算將佔全球計算需求的約 20%，對應數百億美元等級的市場規模。從硬體角度看，當前主流 AI/ML 平台主要包括以下幾類：CPU、GPU、ASIC、數字 ASIC 加速器、CIM（存內計算）、模擬 ASIC 加速器。人工智慧半導體技術可分為訓練和推理兩類，其性能表現會隨著改採用的硬體和計算精度而呈現出較大的差異。用於訓練的計算能力預計將從 2025 年的 0.1~10 TOPS/W，發展到 2040 年的 5~1000 TOPS/W；用於推理的計算能力預計將從 2025 年的 0.1~10 TOPS/W，提升至 2040 年的 1~100 TOPS/W。然而，這一趨勢是基於當前計算精度假設得出的，在未來若出現新的精度形式，預測數值可能會發生變化。總體而言，所需且可實現的計算能力預計將根據具體應用進行最佳化並呈現出不同的水平。訓練和推理用硬體的計算效率發展趨勢訓練和推理用硬體的性能與系統功耗3 光連接半導體路線圖在超連接技術體系中，資料的生成、傳輸與處理能力正逐漸成為決定系統上限的關鍵因素。隨著人工智慧（AI）與高性能計算（HPC）規模持續擴張，傳統依賴銅互連的電連接方式，正日益暴露出在頻寬、功耗、延遲與系統複雜度方面的瓶頸。在這一背景下，光連接（Optical Interconnect） 被視為突破互連瓶頸的核心技術路徑之一。它不僅已廣泛應用於現有資料中心內部與資料中心之間的高速通訊，還在 AI 與 HPC 驅動的雲端運算系統中，承擔著超高速大規模資料流動的基礎設施角色，並逐步向資料生成、協同計算與即時分析等環節延伸。從更長遠的視角看，光連接的應用邊界正在持續擴展：面向物聯網（IoT）的光感測與邊緣連接，光纖到戶（FTTH），汽車、航空航天、醫療與工業自動化，自由空間光互連（FSOI）、LiFi 等新型通訊方式以及與量子計算系統的深度融合。同時，結合先進半導體器件與封裝工藝，將光器件與電子器件在更緊密的尺度上整合，也被認為是光連接技術實現跨代躍遷的重要方向。當前，光連接最直接的價值在於克服銅互連的物理極限。在高頻高速條件下，銅互連不可避免地面臨訊號衰減、串擾、功耗上升、散熱困難以及系統營運成本上升等問題。相比之下，光連接在頻寬密度、傳輸距離和能效方面具有天然優勢。最初，光連接主要應用於區域網路、無線通訊基站、資料中心之間的長距離通訊（>40 km），以及資料中心內部系統之間的互連。近年來，隨著 AI 與 HPC 對資料吞吐需求呈指數級增長，光連接開始向計算單元內部以及計算單元之間延伸，成為支撐算力擴展的關鍵基礎設施。在光連接半導體技術路線圖中，資料中心被視為最核心的應用起點。圍繞這一場景，光連接技術通常從兩個維度進行劃分：按系統結構可分為系統內部光連接（Inside-of-Rack）、系統間光連接（Outside-of-Rack）；按傳輸距離可細分為XSR（<1 m）、SR（<100 m）、DR（<500 m）、FR（<2 km）。不同距離與系統形態，對材料、器件、封裝與系統架構提出了截然不同的要求。無論具體實現形式如何，光連接的本質都是通過電–光與光–電轉換實現高速資料傳輸。圍繞這一核心，當前的技術演進主線可以概括為 CPO（Co-Packaged Optics）。在實際產品中，通常根據系統邊界將其區分為兩類：Inside-of-Rack CPO：用於系統內部，替代 PCB 上的銅互連Outside-of-Rack 可插拔式收發器/交換機：用於系統之間連接第一代：銅互連為主，光作為補充在早期架構中，計算器件間的資料主要通過 PCB 上的銅互連傳輸。隨著速率提升，訊號失真、串擾與延遲問題愈發嚴重，需要引入 Retimer 或 DSP 才能勉強維持性能，導致系統功耗、成本與複雜度顯著上升。第二代：OBO 緩解問題，但仍未根治通過縮短銅互連長度、引入 OBO（On-Board Optics），可在一定程度上降低損耗與功耗。但在 >100 Gbps/lane 的速率需求下，銅互連的物理限制仍然存在。第三代：NPO，光靠近計算NPO（Near-Packaged Optics） 通過將光引擎以可插拔或半固定方式佈置在靠近計算器件的位置，用光互連取代 PCB 上的高速銅線。目前，基於 VCSEL 的多模方案正在通過國際聯合研究持續推進。第四代：真正的 CPO在 CPO（Co-Packaged Optics） 架構中，計算晶片與光引擎在封裝層面整合為單一芯粒（Chiplet），外部銅互連被徹底消除。晶圓級封裝與裝配技術，被視為推動這一代技術落地的關鍵。第五代：無 PCB 的光系統從更長遠看，光連接將引入外接或整合雷射系統（ELS / ILS），並結合單片光電整合技術，逐步演進為無需 PCB 的光互連系統。要在系統層面實現高速、低功耗光連接，必須依賴光積體電路（PIC）。其核心在於將雷射、調製、復用、探測等功能，在半導體工藝與封裝層面實現高密度整合。當前，基於 SOI 的矽光子技術已較為成熟，但在調製器尺寸、功耗與溫度穩定性方面仍存在挑戰。TFLN、III-V/Si 異質整合、等離激元與非周期奈米光子結構，正被視為突破現有瓶頸的關鍵方向。從調製器、MUX/DEMUX、波導，到最終的光交換與光路由，光連接技術正逐步從“通訊器件”，演進為具備計算與邏輯能力的系統級基礎設施。綜合光連接路線圖與當前光連接產業的現狀，預測到 2040 年的中長期技術開發路線圖如下所示，並以單通道（Lane，1 根光纖）可實現的資料傳輸速率為基準進行整理。在中期階段，光連接將從 2025 年起逐步匯入基於 PAM4 的 200Gbps/lane 方案，並向 400Gbps/lane 演進；與此同時，系統內部光連接將進入第三代NPO（Near-Packaged Optics） 的探索與匯入階段。更關鍵的是，這一階段預計將推動形成矽光子相關的產業標準，為後續更激進的封裝整合與系統架構演進打下統一介面與規模化基礎。光連接半導體技術路線圖從長期來看，路線圖指向 800Gbps/lane 以上的單通道能力，這將推動第四代CPO進入更廣泛的實際應用。與此同時，為了支撐超高速傳輸並進一步降低能耗，系統架構將逐步引入兩條關鍵路徑：儘量減少電/光轉換次數的混合電/光（Hybrid E/O）體系；面向更極致目標的 光邏輯（Optical Logic） 與光學資訊處理能力。更進一步，圍繞光邏輯的材料、器件、系統技術體系，以及與量子計算的融合協同，有望在“超高速計算 + 超高速互連”這一組合領域帶來非線性等級的突破。為了支撐上述路線，未來約 5 年的中期階段，核心工程問題集中在“能跑得更快、跑得更穩、跑得更省”三件事上：速率提升與訊號完整性：在更高速率下抑制失真與誤碼延遲下降：將訊號等待時間從“數微秒”壓到“數納秒”量級功耗與熱管理：降低驅動功耗與發熱，控制系統總功耗小型化與高密度：在更小的 Form Factor 內實現更高頻寬密度與此同時，光連接向其他產業擴展，也將以“光引擎 + 類似原理的光感測器”為技術支點，尤其是 ToF / LiDAR 形態的三維測距能力，進入智慧型手機、車載系統等規模化平台，並進一步推動航空航天、醫療、工業現場與家庭場景的輕薄短小新系統匯入。對於當前最主要的應用場景——資料中心巨量資料傳輸——光連接將在 AI/LLM 訓練推理、高性能計算（HPC）與多形態雲系統中持續擴大滲透，並在緩解資料瓶頸、降低能耗、減少設施維運成本與推動環保等方面給出系統級解法。長期（約 15 年）真正難啃的骨頭，是資料中心互連的結構性問題：即便大量引入光連接，只要系統仍頻繁經歷電/光/電的往返轉換，延遲與功耗的上限就仍然存在。因此，路線圖提出的關鍵對策之一，是引入光學路由（Optical Routing）。基於 MEMS 的混合電/光路由（Hybrid E/O Routing）已經在實驗層面展示了可行性，並有潛力從系統間互連擴展到系統內部：包括計算裝置之間、計算與儲存之間的資料流動。要讓光學路由真正成為“體系能力”，前提是引入某種形式的光學邏輯（Optical Logic），使系統能夠在光域完成：指令解碼、可用路徑識別、資料流切換與衝突處理。這可能意味著：不僅需要新材料、新器件與新結構，還需要圍繞“儘量少做一次電/光/電轉換”建立統一的標準介面與適配體系。更激進也更具想像力的方向，是光學邏輯與量子計算的結合。一旦這條路徑成熟，它可能成為真正的“規則改變者”：在提升速率、降低失真、壓縮等待時間、降低功耗與實現高密度整合等維度同時帶來躍遷。在更前沿的方向上，路線圖還指向用於通訊的結構光。例如，將軌道角動量引入資料傳輸，可實現模式分割復用，並與 WDM（波分復用）、PDM（偏振復用）疊加，從而在理論上打開更大的容量空間。此外，一系列面向“光子訊號可控性”的潛在關鍵技術——包括光學放大、調製（波長/偏振/方向）、乃至啟動光子儲存器——也可能成為下一代光連接系統的重要拼圖。4 無線連接半導體路線圖在無線連接領域，下圖是ISE預測的無線連接技術路線圖：對於 3G/4G/5G 的 Sub-6GHz 主戰場，峰值速率目前處於數 Gbps 水平，未來隨著基站/終端硬體能力與調製技術提升，預計到 2040 年前後可達到數十至 100Gbps量級。對於 5G/6G 的高頻擴展路徑，毫米波與亞太赫茲將被更積極地利用。6G 世代的目標指向 0.1~1Tbps（100~1000Gbps）峰值速率，並預計在 2040 年左右，Tbps 級鏈路將在部分應用場景中實現落地。無線連接技術路線圖發展趨勢LPWAN、Bluetooth、Wi-Fi 與 5G/6G 等多種標準仍在競爭與分工中共存，為 IoT 裝置提供多層次連接能力。由於大量終端需要在極低功耗下長期運行，無線通訊器件與電路必須持續提升能效。與此同時，面向 5G/6G 的有源相控陣天線已經取得顯著進展：高指向性不僅能以更低功耗實現更遠距離通訊，還能降低干擾並提升鏈路安全性。更現實的工程趨勢是：將不同材料體系（CMOS/SiGe BiCMOS 與 III-V 等）的器件能力，通過 hybrid 電路設計與先進封裝整合為單一系統，正在成為高性能無線平台的關鍵路徑之一。更重要的是，未來 5G 演進與 6G 願景的目標，已不再是單純把峰值速率做高，而是走向“綜合質量指標”的系統級提升：時延、能效、可靠性將與吞吐量同等重要。6G 願景中提出將端到端時延從毫秒級壓到 數百微秒以下，並將每位元能耗降至 數十 pJ/bit以下——這意味著無線連接半導體必須在核心模組上持續突破：更高效率且更高線性的 PA、更低相位噪聲的頻率合成器，以及支撐大規模相控陣與波束成形的 RF-SoC 平台。在 6G 時代，ISAC（感知與通訊一體化）預計將成為無線連接半導體的重要應用方向：同一套 RF 前端與基帶平台既要做通訊，也要做高解析度雷達感知。除傳統 PA/LNA 與頻率合成器外，還需要脈衝生成電路、高速高解析度 ADC，以及能夠對公共硬體資源進行動態重構的 RF-SoC 架構。與此同時，隨著低軌衛星（LEO）推動的 NTN（天地一體化網路）擴展，面向衛星終端的 RF 前端與波束成形晶片組需求也將顯著增長。在這一領域，GaN HEMT、InP HEMT 等 III-V 器件與 CMOS/SiGe BiCMOS的融合設計與封裝能力，可能成為決定系統性能、成本與可規模化程度的關鍵。5 感測器技術隨著人工智慧在產業中的深入應用，減少人工干預、提升系統自主性正在成為主流範式。作為自動化系統的核心輸入端，感測器在精度、可靠性與資訊維度上持續演進。受益於半導體工藝進步與新材料引入，感測器不僅測得更準，也開始獲取過去難以檢測的新資訊。按照資訊獲取方式，本路線圖將感測器劃分為成像感測器與檢測類感測器，並在此基礎上討論其技術演進方向及與 AI 的融合趨勢。1 圖像感測器技術演進對於可見光圖像感測器而言，像素微縮仍是核心主線。過去二十年中，消費級 CIS 像素尺寸從 5.6 μm 縮小至 0.5 μm，影像品質卻持續提升，關鍵在於多次結構性創新：PPD 降低噪聲與暗電流、BSI 將填充因子提升至接近 100%、DTI / FDTI 抑制像素串擾、Tetra Pixel 結合演算法提升低照度性能。像素微縮趨勢與關鍵技術隨著像素進入亞微米尺度，靈敏度、串擾與光衍射成為瓶頸，未來像素微縮節奏將放緩。為突破靈敏度限制，超構光學（meta optics） 等新型光學結構開始受到關注。HDR 技術方面，多重曝光與單次曝光平行發展。面向視訊與車載應用，行業正加速採用多種單次曝光方案，並將 LED Flicker Mitigation（LFM） 作為關鍵競爭指標。車載 CIS 已實現單次曝光超過 120 dB 的動態範圍。在基礎性能上，隨機噪聲（RN） 隨工藝與電路最佳化持續降低，未來有望進入 1 e⁻ 以下；功耗在性能提升背景下仍受控，整體呈下降趨勢。在結構上，晶圓堆疊（2-stack → 3-stack） 正成為高性能 CIS 的標配，並為新型感測器結構釋放空間。下一代成像結構的發展趨勢如下：全域快門（GS）/混合 GS：通過 3D 堆疊等技術緩解 GS 在噪聲與像素尺寸上的劣勢，推動其向移動端滲透。數字像素感測器（DPS）：像素內整合 ADC，天然支援 GS 與高影格率，借助 3D 堆疊逐步向消費級應用靠近。光子計數感測器（PCS）：具備單光子檢測能力，在極低照度下優勢顯著，但在像素尺寸、功耗與成本上仍面臨挑戰，短期內主要處於研究與探索階段。可見光感測器技術路線圖2 非可見光圖像感測器非可見光感測器覆蓋 UV、NIR、SWIR、LWIR 波段，應用從軍用擴展至工業、醫療、自動駕駛等領域。非可見光波段圖像感測器的吸收材料UV（200–400 nm）：以矽基為主，但受限於表面吸收過強與 QE 偏低，正探索 PQD、SiC、GaN 等寬禁帶材料。NIR（700–1000 nm）：仍沿矽基路線演進，SPAD 技術推動 LiDAR 與低照度應用發展；RGB+IR 結構成為新趨勢。SWIR（1.0–2.5 μm）：當前以 InGaAs 為主，性能優但成本高；QD（PbS、InAs、Ag₂Te） 與 Ge 被視為潛在替代方案，關鍵在於 QE、RoHS 合規與量產能力。LWIR（8–14 μm）：以微測輻射熱計（VOx / a-Si）為主，受限於工藝複雜與像素微縮難度，材料與結構簡化仍是研究重點。3 事件驅動與檢測類感測器事件驅動視覺感測器（EVS） 以非同步方式僅輸出光強變化事件，具備高時間解析度與低功耗優勢，適合高速目標檢測。未來發展重點包括：像素微縮、低照度與 HDR 改善，以及 事件訊號處理 IP 與 On-sensor AI 的引入。4 面向 AI 時代的感測器趨勢三條方向尤為明確：In-Sensor DNN：在 CIS 內部整合 DNN，僅輸出特徵或中繼資料，可獲得 百倍級能效優勢，緩解介面與頻寬瓶頸。超低功耗（AON）：通過情境感知、ROI 讀取與輕量模型，實現“常開但不耗電”的感知體系。多感測器融合：融合視覺、雷達、LiDAR、IMU 等資訊，提升系統魯棒性，並向協同感知（V2X / CP）演進。總的來說，感測器正從“記錄世界”走向“理解世界”。在單一性能指標逐步逼近極限的背景下，AI 驅動的計算前移、結構創新與多感測器融合將成為決定未來感測器價值的關鍵因素。感測器不再只是資料來源，而是 智能系統中的主動計算節點。感測器技術發展動向路線圖6 有線互連半導體技術有線互連可定義為：在半導體系統中利用金屬布線實現晶片間通訊的技術。按整合層級可歸納為三條主線：1 封裝層級：異構整合異構整合在封裝層實現系統級整合，典型形式包括中介層（interposer）與芯粒（chiplet）架構。中介層的核心價值在於用具備更高布線密度的結構/材料，替代傳統封裝基板，以縮短互連距離並提升 I/O 密度，從而改善訊號傳輸能力。上圖對比了異構整合與單片整合的差異，如上所述，異構整合中最具代表性的核心推動要素是中介層上圖進一步比較不同材料中介層的優勢與侷限。由於材料特性差異明確，中介層選擇應由系統目標（損耗、成本、整合度、可靠性等）驅動封裝中主要互連方式比較用於高速系統封裝中有線互連的互連技術主要可分為四類，按開發順序依次為：（1）引線鍵合（wire bonding，WB），（2）受控塌陷晶片連接（controlled collapse chip connection，C4）凸點，（3）晶片連接（chip connection，C2）凸點，以及（4）混合鍵合（hybrid bonding）。如上表中所示，引線鍵合雖然具有較高的可靠性，但由於其電氣寄生參數較大，可傳輸的訊號頻寬通常低於 1 GHz。C4 凸點採用錫-鉛合金，相較於 WB 具有更短的互連長度和更小的寄生參數，其可支援的訊號頻寬一般在 10–20 GHz 範圍內。為進一步提升 C4 凸點的整合密度，引入了銅柱（Cu pillar），並在此基礎上提出了 C2 凸點技術，以實現更高的互連密度。最後，通過同時實現介電材料與銅的鍵合，提出了混合鍵合技術，從而達成目前最高整合度的互連方案。在中介層中，關鍵的連接要素是矽通孔（Through Silicon Via，TSV），其長度相比傳統互連方式如引線鍵合（WB）要短得多。互連長度的縮短可顯著降低寄生電感與電阻，從而改善訊號傳輸特性。借助 TSV，不僅可以提升半導體系統的整合度，還能夠同步提高系統性能。在矽中介層中使用的 TSV，在玻璃基板中對應的是玻璃通孔（Through Glass Via，TGV）。與 TSV 類似，TGV 也是一種垂直互連結構。下表對 TSV 與 TGV 進行了比較，其主要差異來源於材料特性的不同。這種差異主要是由於矽與玻璃的介電常數不同所致，介電常數反映了材料對高頻訊號的響應特性。正因如此，矽和玻璃在實際應用中的使用領域各有側重；此外，玻璃基板還可實現面板級工藝，在成本方面也具備一定優勢。TSV與TGV的比較2 晶片層級：芯粒（Chiplet）芯粒將原本單片製造的整體晶片拆分為多個子晶片單元，分別採用更合適的工藝製造，並在封裝階段整合。可以理解為：中介層偏“封裝層提升整合”，芯粒偏“矽層拆分重組提升整合”。Chiplet技術路線圖產業趨勢：芯粒將經歷商業化落地與生態擴展階段，系統架構向整合多類異構晶片的 Polylithic SoC 演進，並圍繞標準介面形成通用設計與製造體系；長期看，資源與功能的統一管理有望上升到 OS/系統層的“晶片管理”範式。芯粒互連標準：主要包括 BoW、AIB、UCIe。其中 UCIe 採用差分序列鏈路，支援均衡與編碼，並引入 CDR（時鐘資料恢復），減少對獨立時鐘分發的依賴。綜合訊號完整性、抗噪與可擴展性，UCIe 在有限頻寬條件下優勢更突出，且可支援更長互連距離（最高可達 10 mm），因此更適合高性能芯粒架構。封裝技術：早期以 2.5D（如 CoWoS、Foveros、SoIC 等）提升互連密度並保證 SI；隨後 Wafer-on-Wafer 與柔性基板提升堆疊自由度；長期目標是減少中介層依賴、走向更徹底的 3D 垂直整合。設計自動化：從 chiplet-aware 設計到 AI 輔助協同最佳化，最終走向可對多芯粒進行動態對應與全系統級最佳化的高度自動化體系。電源管理：從芯粒間供電路徑最佳化，到芯粒級 DVFS，再到封裝層面電力共享與協調的統一管理。3 電路層級：SerDes 演進SerDes 是高速互連的關鍵：將大量數字訊號對應為高速鏈路可承載的訊號形式，實現可靠傳輸。下圖展示了 2000–2024 年不同 SerDes 標準規定的資料速率演進趨勢：速率提升不僅持續推進，而且呈現近似指數增長。這意味著有線互連所需的頻率頻寬同樣以指數方式增加。SerDes 規格中資料傳輸速率的發展趨勢下表對代表性標準（PCIe、乙太網路、USB 等）進行對比：速率整體仍延續指數提升。為在頻寬受限的條件下提高有效傳輸能力，業界正持續採用更高頻譜效率的 PAM 多電平傳輸；時鐘逐步走向嵌入式/恢復式方案以減少布線並緩解相位不匹配；均衡成為標配，其中 CTLE 幾乎普遍採用，DFE/FFE 按通道需求選擇性引入。7 PIM（存內計算，Processing-In-Memory）技術PIM技術可視為對傳統馮·諾依曼架構在AI時代的一次體系級回應。PIM 的核心思想是在儲存層附近或內部執行計算，以最小化“算—存”之間的資料傳輸。根據計算單元與儲存單元的物理位置關係，PIM 技術可分為三類：PIM 技術可以具體分為 CIM、PIM 和 PNM 三類。按照這一分類，CIM 更偏向於計算能力，而 PIM 更偏向於儲存能力。借助 TSV 等新一代晶片互連技術，PNM 架構有望同時最大化 CIM 與 PIM 各自的優勢。ISE的路線圖正是將這種 PNM 技術作為未來形態的 PIM 計算架構加以提出。PIM技術路線圖以 PNM 為核心形態的 PIM 架構，具備從加速器向獨立計算平台演進的潛力，並有望在未來的資料中心化（data-centric）計算體系中，成為支撐 AI 推理與訓練的重要基礎硬體形態。PIM 的發展路徑可概括為兩個階段：到2034 年：PIM 主要作為 GPU 生態中的高性能元件存在，重點加速推理類 GEMV 運算，並逐步擴展至受限訓練場景；到2040 年：PIM 通過 PNM 架構實現規模化互連與協同計算，逐步承擔核心計算角色，覆蓋推理與訓練任務，形成以 PIM 為中心的計算體系。在結構上，該路線圖傾向於採用 DRAM + Base die（邏輯工藝） 的 PNM 形態，通過 TSV 與先進封裝實現高頻寬互連，並在 Base die 中引入可擴展計算與片內 CIM，以提升系統整體的 roofline 上限。PIM 技術的進一步發展仍面臨若干關鍵挑戰：CIM–PIM 間的 TSV 高頻寬、低功耗互連；Base die 與 DRAM die 的功能劃分與散熱管理；與 Host-processor 軟體棧的協同與可程式設計性問題；PIM Cube 之間的低功耗、超高速互連機制。這些問題不僅涉及器件與封裝層面，也直接關係到系統架構與軟體生態的接受程度。8 半導體封裝技術本路線圖將封裝技術劃分並定義為五個主要方向。第一，介紹將單一晶片封裝為一個整體的 Single-Chip 結構，以及將多個晶片整合為一個模組的 Multi-Chip 結構。第二，從封裝內部布線與互連的角度，區分傳統的 2D 封裝、採用高密度中介層或橋接結構的 2.xD 封裝，以及垂直堆疊的 3D 封裝，並分別進行說明。第三，討論在晶圓或面板層級同時完成多晶片封裝的扇出型晶圓級 / 面板級封裝（FO-WLP/PLP）技術。第四，針對 HPC 與資料中心封裝，重點介紹建構高性能計算系統所需的核心封裝技術，包括基於 Chiplet 的異構整合、超高頻寬儲存器（HBM）耦合、細間距互連與 Die-to-Die 標準，以及應對高熱密度的封裝與散熱結構。第五，涵蓋在高功率、高密度環境中不可或缺的熱管理結構，以及支撐整體封裝設計的建模、模擬與協同設計（Co-Design）技術。先進封裝技術路線圖基於 Single-Chip 的整合方式，正因製程成本上升與大尺寸 die 良率受限而逐步顯現出結構性約束。在此背景下，基於 chiplet 的 Multi-Chip Integration 作為新的系統整合方式不斷擴散。同時，封裝架構正從傳統的 2D 結構向 2.xD 與 3D 結構演進，中介層、Fan-out RDL 以及基於混合鍵合的互連微縮，已成為實現高頻寬與低時延特性的關鍵技術要素。此外，Fan-out 與 PLP 工藝作為同時追求封裝微縮與生產效率提升的技術，其應用範圍也在逐步擴大。HPC與資料中心領域是最早、也是最強烈推動上述封裝技術變革的代表性應用場景。在這些系統中，基於 chiplet 的架構、HBM 的整合、高密度互連，以及電力與冷卻的一體化設計，已成為決定系統性能與可擴展性的核心因素。同時，隨著結構向高整合度與高功率密度發展，熱管理、多物理場建模以及基於 Co-Design 的綜合設計環境，正被視為決定封裝性能與可靠性的必備基礎技術。9 量子計算半導體技術量子計算通過對量子位元的量子力學現象進行控制，以機率性、可逆的運算方式，相較經典電腦可實現更優異的性能和計算速度。在多種量子位元類型中，超導量子位元因其與半導體工藝的高度相容性、良好的整合性以及快速的門操作速度，在產業界和學術界得到了極為活躍的研究。國際上 IBM、Google、Intel、Rigetti、D-Wave 等重點佈局超導量子位元；IonQ、Quantinuum 深耕離子阱路線；Xanadu、PsiQuantum 則專注光子量子計算。Google 已通過隨機量子電路實驗驗證量子優越性，Intel 與 QuTech 在低溫自旋量子位元方面取得階段性成果。如下圖所示。由於在工藝成熟度、整合潛力與半導體相容性方面具備顯著優勢，超導量子位元被普遍認為是最具現實可行性的量子計算實現路徑之一。近年來，其核心指標——量子位元規模、門操作保真度及糾錯能力——持續提升（見下圖）。從時間軸看，Google 於 2019 年推出 53 位元 Sycamore；IBM 在 2021–2023 年間相繼發佈 Eagle（127 位元）、Osprey（433 位元）與 Condor（1,121 位元）；2024–2025 年，Heron、Willow 及 Majorana 系列處理器在可靠性、糾錯率和新型拓撲架構方面取得突破，標誌著系統工程能力的顯著提升。全球量子計算市場正快速增長，量子計算被視為核心驅動力之一。主要企業已不再侷限於硬體研發，而是同步建構雲端可訪問的量子計算服務與軟體生態，如 IBM Quantum、Azure Quantum 等。總體趨勢顯示，硬體—軟體—雲平台的一體化正在成為量子計算產業化的主線。綜合現有研究與產業規劃，量子計算技術正沿著“驗證 → 整合 → 容錯 → 規模化”的路徑演進（見下圖）。2024–2025 年：中等規模量子處理器實現穩定運行，Cryo-CMOS 控制與低溫讀出逐步整合。2026–2028 年：數千量子位元級模組化架構出現，自動化糾錯機制確立。2029–2035 年：容錯量子電腦與邏輯量子位元規模化落地，量子優勢在材料、化學等領域得到驗證。2036–2040 年：量子計算與 HPC、AI 深度融合，形成以 QPU 為核心的量子中心計算平台。10 結語縱觀這份長達百余頁、跨越15年的路線圖，我們看到的不僅是一系列令人驚嘆的技術參數，更是半導體產業在面對物理極限時的一次集體“突圍”。ISE所描繪的未來，是一個“邊界消失”的世界：邏輯與儲存通過3D混合鍵合融為一體，光訊號在晶片內部取代銅線穿梭，感測器從單純的資料採集器進化為擁有自主意識的探測節點，而量子位元則在極低溫的寂靜中重塑計算的本質。這反映了半導體產業最深層、也最具觀察力的轉折——單一技術的紅利已經枯竭，全端式的系統整合正成為新的主權邊界。在這場通往2040年的長跑中，0.2nm或許是工藝的終局，但對於真正決定計算未來的系統性重構而言，大幕才剛剛開啟。 (半導體行業觀察)

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脫胎於恩智浦（NXP）標準功率器件業務的安世半導體，雖然多年前就成為了聞泰科技全資子公司，但今年10月卻遭遇荷蘭方面的強行接管，安世中國業務也由於荷蘭方面的晶圓斷供，正面臨生產中斷的風險。而另一家脫胎於恩智浦雙極功率器件業務的瑞能半導體，在被中資收購之後，不僅繼承了成熟的工藝平台、質量體系與客戶網路，總部及製造供應鏈也都建在了國內，成為了一家真正意義上的中國公司。可控矽市場份額全球第一瑞能半導體科技股份有限公司成立於2015年，起點並非典型“從零孵化”的功率器件創業公司，而是承接了恩智浦（NXP）計畫剝離的雙極功率器件業務：2015年8月，恩智浦與建廣資產旗下基金南昌建恩、北京廣盟共同出資成立瑞能半導體，註冊資本1.3億美元，恩智浦持股49%，北京廣盟與南昌建恩各持股25.5%。不過，在四年後，恩智浦就完全退出了，瑞能半導體也就成為了一家中資100%控股的半導體企業。得益於對恩智浦的雙極功率器件“遺產”的完整繼承，這也意味著瑞能半導體獲得了在技術專利、生產設施、研發團隊、質量體系與客戶網路等方面的強大底蘊。瑞能半導體全球銷售及市場副總裁尹晨豐去年在接受媒體採訪時表示，“從飛利浦半導體時期開始，瑞能半導體至今已有55年的歷史傳承，包括從質量體系（現場故障率≤0.1DPPM）、設計規範、管理流程上沿襲了飛利浦和恩智浦的成熟模式，同時著力於拓展新興市場、新產品、新技術發展，從而實現了穩健的增長。“產品線方面，瑞能半導體主營可控矽（閘流體）、功率二極體、IGBT、矽基MOSFET、碳化矽（SiC）等器件，應用覆蓋消費電子、通訊、新能源及汽車等領域。業普遍認知是：可控矽、二極體等產品單體價值不高，但用量巨大，進入門檻更多體現在管道與大客戶匯入能力上。根據IHS Markit資料顯示，瑞能半導體在2019年可控矽國內市佔率第一、全球第二；WSTS資料則顯示，瑞能半導體在2019年可控矽全球市場的市佔率為21.8%，中國市場為36.2%；功率二極體全球市佔率2.6%，中國市場為7.5%。而最新的資料則顯示，瑞能半導體在全球可控矽市場份額已經實現了全球第一。在當前火熱的第三代半導體產品佈局上，瑞能半導體也較早切入SiC二極體等方向，疊加垂直一體化製造能力，使其在細分賽道的競爭點相對明確。2016年，瑞能半導體就研發出了首款650V碳化矽二極體，2018年推出車規級SiC產品，並把SiC工藝平台從4英吋升級到6英吋；其後推出全系列封裝的1200V SiC二極體產品。其子公司瑞能微恩租用順義園第三代半導體標廠科創芯園壹號，建設“6吋車規級功率半導體晶圓生產基地項目”，項目處於廠房施工與潔淨室設計階段，預計次年一季度投產，滿產後可達24萬片/年，將為市場大部分車企提供國產化晶片產品。同期，瑞能半導體還公告擬投資5000萬元增資中電化合物，增資後持股1.4663%，以強化SiC產業上下游協同；公告同時披露中電化合物聚焦SiC/GaN外延材料、碳化矽年產能2萬片並規劃擴產。在客戶方面，瑞能半導體在消費電子、工業等核心領域，都與一線客戶有著長期深度合作。消費電子客戶包括戴森、惠爾浦、伊萊克斯、格力、美的、海爾；工業領域客戶包括台達、施耐德等。在業績方面，在恩智浦於2019年完全退出之後，瑞能半導體的營收依然保持了快速的增長。營收從2019年的5.88億元快速提升至2022年的超10億元。雖然最近兩年受貿易戰等諸多外部因素影響，營收有所下滑，但是一直都保持著盈利狀態。2025年上半年，瑞能半導體營收恢復增長，實現了17.87%的同比增長率，達到了4.41億元，淨利潤為3032.48萬元，銷售毛利率為27.77%。中資100%控股，供應鏈安全可控在最新的股權結構方面，目前瑞能半導仍為中資100%控股。其前三大股東南昌建恩、北京廣盟、天津瑞芯分別持股約24.29%、24.29%、22.86%，均為私募基金；三者的執行事務合夥人均為建廣資產或其關聯方，使建廣資產得以行使約71%表決權。2025年8月，建廣資產上層股權發生變更：中建投資本管理（天津）將其持有的建廣資產51%股權轉讓給北京國有資本營運管理有限公司。作為一家多年前就被中資100%控股的功率半導體企業，瑞能半導體在繼承了恩智浦雙極功率器件業務的海外研發（英國曼徹斯特研發與應用實驗室）、製造與銷售網路之後，便開始加強在中國本土的供應鏈佈局，不僅將總部搬到了深圳，還在吉林和北京設立了晶圓廠，其中2025年投產的北京晶圓廠是瑞能半導體的6英吋車規級功率半導體晶圓生產基地。同時，瑞能半導體在上海擁有一個研發中心和後道封裝廠，並在南昌設立了可靠性和失效分析實驗室，並在中國深圳、新加坡、印度普納多地擁有銷售網路。得益於國內外的供應鏈雙線佈局，這也使得瑞能半導體在應對不同區域客戶需求時都能夠靈活地應對，並降低來貿易衝突、地緣政治等方面的風險。中西合璧，核心優勢凸顯總結來看，瑞能半導體擁有五大關鍵優勢：1、繼承了恩智浦成熟的工藝平台、質量體系與一流的客戶網路。2、銷售網路遍佈全球。在功率半導體領域，是為數不多的擁有數十年全球銷售網路佈局的企業，其50%的銷售來自海外客戶。3、在技術方面，瑞能半導體是國內唯一一家採用平面工藝技術平台的可控矽生產廠商，其可控矽具有漏電流低，一致性好，可靠性高的特點，能穩定的工作在高溫的環境下，全球主要消費類電器的生產廠商都已經採用該技術平台的可控矽產品。4、細分市場市佔率領先。在可控矽領域，瑞能半導體市場份額居全球第一；在碳化矽功率二極體細分領域，瑞能半導體的碳化矽器件已經被大量客戶驗證，批次使用，毛利領先競爭對手。2025年銷售額已達2000萬美金；在高速增長的車規級功率器件市場，瑞能半導體產品逐漸獲得汽車級認證，未來增長潛力巨大。5、供應鏈自主可控，符合國產替代戰略。瑞能半導體採用的是自有晶圓製造與封測能力的IDM的垂直整合模式，雖然脫胎於恩智浦，但是已經實現了完全的國產化，在國內已經建立了完整的研發、製造體系，供應鏈更為安全可控。不僅有助於更好地應對產業周期波動、貿易衝突、地緣政治危機，更不會出現類似安世半導體那樣的控制權與供應鏈風險。瑞能半導體全球銷售及市場副總裁尹晨豐也強調：“功率半導體行業正變得越來越卷和多變，對產品配合靈活度的需求不斷提高。而我們的先天優勢體現在‘中西合璧’，即在保持系統化、規範化同時，能更靈活更迅速的滿足客戶定製化、差異化需求。”從業績趨勢來看，瑞能半導體的利潤在2024年隨行業下行而回撤，但仍保持盈利；2025H1扣非利潤轉為正增長，釋放走穩訊號；成熟產品提供現金流“底盤”，SiC等新業務處於投入期，短期拉低毛利但決定中長期成長性。若站在資本市場的角度來看：功率器件是長期賽道，細分龍頭與類IDM的稀缺性仍在。特別是在聞泰科技旗下功率半導體大廠安世半導體由於控制權糾紛導致其國內業務被斷供晶圓所暴露出的供應鏈安全問題的背景下，瑞能半導體雖脫胎於恩智浦，但已經實現技術、供應鏈的自主可控和國產化，更為難能可貴。未來1-2年內，瑞能半導體若能把盈利波動收斂、核心管理與治理結構穩定下來，把“可控矽的穩”與“SiC器件/模組的增”組合成更清晰的增長曲線，其價值將更為凸顯。 (芯智訊)

1. 全球半導體產業宏觀圖景與中國市場韌性在全球科技演進的宏觀敘事中，2025年被確立為半導體產業從“周期性調整”向“結構性擴張”過渡的關鍵元年。根據最新的行業統計資料，全球半導體市場規模在2024年達到6,591億美元的基礎上，預計2025年將增長至7,893億美元，增速表現出顯著的加速態勢 [1]。這一增長的核心動能已從傳統的智慧型手機與PC消費驅動，深化為以人工智慧（AI）基礎設施、高性能計算（HPC）以及汽車電動化為核心的多維驅動架構 [2]。中國半導體市場作為全球產業鏈中增長潛力最強、市場腹地最深的區域，其發展節奏與全球步調既有共振亦有差異。2024年中國半導體市場規模為1,769億美元，而2025年預計將達到2,067億美元，年度同比增長率約16.8%，增速保持在全球均值的高位區間 [1]。這一增速背後的底層邏輯，不僅在於終端需求的復甦，更在於國家戰略引領下的“全產業鏈自主可控”處理程序進入了從量變到質變的突破階段 [3]。資料來源：綜合整理自 [1, 4]。從產業周期視角來看，2025年標誌著半導體行業打破了傳統的“四年小周期”規律。受人工智慧算力需求的強力支撐，半導體行業有望迎來長達六年的上行增長周期 [2]。在這一宏觀背景下，中國半導體產業在裝置端（北方華創、中微公司等）、製造端（中芯國際、華虹半導體等）以及功率與儲存等細分賽道，均展現出了極強的盈利彈性與技術進化速度。2. 半導體裝置環節：國產替代進入“深水區”與平台化擴張在半導體產業鏈的最上游，裝置環節的自主化率被視為衡量一國半導體實力的硬指標。2025年，中國本土半導體裝置企業在資本支出保持高位的背景下，實現了營收與淨利潤的雙重突破，產品線正從單一環節向平台化、全覆蓋方向加速演進。2.1 北方華創 (NAURA)：全產業鏈平台化的領軍效應北方華創作為國內產品線最為齊全的半導體裝置龍頭，其在2025年的表現充分印證了“平台化戰略”的協同優勢。2025年前三季度，北方華創實現營業收入273.0億元，同比增長33.0%；歸母淨利潤達到51.3億元，同比增長15.0% [5]。通過深度拆解其財務資料可以發現，北方華創在2025年表現出明顯的“庫存換增長”特徵。截至2025年第三季度末，公司存貨規模達到302.0億元，同比大幅增長30.0% [5]。在半導體裝置行業，高額存貨往往對應著下游晶圓廠的高意向訂單和處於交付前夕的在產品。同時，公司經營活動產生的淨現金流在三季度轉正，金額達6.3億元，顯示出隨著前期大規模投入逐步進入收穫期，企業的經營現金流狀況正得到實質性改善[5]。北方華創的業務已覆蓋刻蝕、薄膜沉積（PVD/CVD）、清洗、熱處理、氧化、擴散等核心工藝環節。儘管2025年前三季度的綜合毛利率為41.4%，受新品確認及客戶結構變化影響同比略降2.8個百分點，但在關鍵工藝的市佔率提升，為其2026年的持續盈利打下了堅實基礎 [5]。2.2 中微公司 (AMEC)：刻蝕技術的高精尖突圍與北方華創的平台化不同，中微公司展現了在特定高門檻領域的極深造詣。公司專注於電漿體刻蝕裝置（CCP/ICP）和MOCVD裝置，技術水平已躋身國際第一梯隊 [6]。2025年前三季度，中微公司實現營收80.63億元，同比增長46.40% [6, 7]。資料來源：[6, 7]。中微公司的盈利邏輯在於對研發的極端重視。2025年前三季度研發支出達25.23億元，同比增長63.44%，這一投入規模即便在國際半導體巨頭中也極具競爭力 [6]。這種高強度投入直接轉化為了其薄膜裝置類股的爆發式增長，尤其是ALD（原子層沉積）裝置的國產替代處理程序在2025年出現了突破性進展。2.3 拓荊科技 (Piotech) 與華海清科 (Hwatsing)：細分賽道的隱形冠軍拓荊科技作為國內薄膜沉積裝置的龍頭，在2025年實現了業績的加速跑。前三季度營業收入達42.20億元，同比大幅增長85.3%；歸母淨利潤5.57億元，增長105.1% [8]。其PECVD、ALD等先進製程裝置已在主流晶圓廠實現量產放量，且公司在合同負債（預收款）端表現強勁，截至三季度末達48.94億元，同比近乎翻倍，預示其在2026年仍將保持高速增長態勢 [8]。華海清科則穩守化學機械拋光（CMP）領軍地位。隨著12英吋先進製程對拋光步驟要求的幾何倍增，華海清科不僅實現了CMP裝置的全面突破，更通過擴展減薄裝置和耗材業務，建構了更寬的護城河。盛美上海（ACM Research）則憑藉在清洗裝置領域的差異化競爭力（如SAPS/TEBO兆聲波清洗技術），成功向電鍍、拋光等領域延伸，成為多元化裝置陣營的重要一極。3. 晶圓代工與製造：百萬片產能里程碑與成熟製程復甦晶圓代工是半導體產業鏈的中樞，連接著上游設計與下游應用。2025年，中國大陸晶圓代工業不僅在產能規模上實現了跨越，更在產能利用率與特色工藝上展現了極強的防禦性。3.1 中芯國際 (SMIC)：月產百萬片的歷史躍遷中芯國際作為中國大陸先進製程與規模化的雙重標竿，在2025年三季度迎來了一個標誌性時刻：其月產能（折合8英吋）首次突破100萬片大關，具體達到102.28萬片[9]。相較於2024年同期的88.43萬片，中芯國際在一年內新增了約13.85萬片產能，且增量幾乎全部集中在更具盈利能力的12英吋產線上 [9]。在財務與營運端，中芯國際2025年第二季度銷售收入為22.09億美元，雖然毛利率因前期裝置計入折舊及新品推廣略有波動，但其產能利用率在三季度攀升至95.8% [9, 10]。CEO趙海軍指出，公司目前的訂單量已經超過了實際產出能力，這種“供不應求”的局面主要由模擬晶片（快充、電源管理）、CIS圖像感測器以及車規級產品的強勁需求驅動 [10]。3.2 華虹半導體 (Hua Hong)：超負荷運轉下的特色工藝盈利華虹半導體的2025年可以用“滿負荷”來形容。第二季度，華虹的產能利用率達到了驚人的108.3% [10]。儘管由於無錫新產線的折舊成本上升（物業及裝置折舊同比增加33%），導致其短期毛利率受壓，但從長遠來看，產能利用率的飽和證明了其在功率器件（超級結、IGBT）及嵌入式儲存器領域的工藝領先地位 [11]。資料來源：[10, 12]。華虹的另一重大看點在於產業整合。公司正籌備收購上海華力微電子股權，這一潛在交易若成功實施，將使華虹集團在成熟製程與准先進製程（28nm/14nm）之間形成更緊密的工藝矩陣 [11]。3.3 晶合整合 (Nexchip) 與積塔半導體：垂直賽道的專業化代工晶合整合在2025年穩固了其在全球顯示驅動晶片（DDIC）代工領域的霸主地位。上半年營收達51.98億元，歸母淨利潤同比大幅增長77.61% [13]。晶合整合的成功揭示了一個盈利邏輯：在LCD/OLED驅動、車載CIS等細分垂直市場做到極致，可以有效規避一線Foundry的價格戰，並享受規模經濟帶來的邊際效益提升 [13, 14]。積塔半導體則在汽車電子和功率器件代工賽道狂奔。隨著汽車架構向域控製器轉化，對高可靠性、高電壓工藝的需求爆發，積塔半導體作為擁有車規級全鏈條驗證能力的Foundry，其訂單可見度已排至2026年以後。燕東微（YDME）則通過多條生產線的協同，在軍事、工業等老牌製造領域保持了深厚的基本盤。4. 儲存晶片：從技術追趕到全球份額重構儲存晶片是半導體行業中產值佔比最高（約24%）且周期性最強的類股 [15]。2025年，中國儲存“雙子星”——長江儲存（YMTC）與長鑫儲存（CXMT）在全球市場的份額及技術影響力均實現了跨越。4.1 長江儲存 (YMTC)：3D NAND 的突圍與成長作為中國唯一的3D NAND快閃記憶體廠商，長江儲存在經歷“實體清單”調整後，展現了頑強的生命力。2025年一季度，長江儲存營收突破10億美元，全球市場份額提升至8.10% [16]。隨著長存三期產能的逐步釋放，行業普遍預測其市場份額將最終衝向15% [15, 17]。長江儲存的技術優勢在於其獨創的Xtacking架構，這使得其在實現高層數（如232層及以上）堆疊的同時，能夠保持較小的晶片面積和極高的I/O速度。這種技術領先性使其在全球固態硬碟（SSD）市場，尤其是高性能消費級和企業級市場，具備了與三星、美光一較高下的實力。4.2 長鑫儲存 (CXMT)：DRAM 產能的倍數級增長長鑫儲存在DRAM領域的追趕速度同樣驚人。2025年一季度其全球市場份額增至4.10% [16]。根據Counterpoint的預測，2025年長鑫儲存的出貨量將同比增長50%，整體出貨份額預計從年初的6%增至年底的8% [17]。長鑫儲存的戰略核心在於“產能規模化”。摩根士丹利預測，長鑫有望在2025年達到36萬片/月的產能水平，這將顯著降低其單位成本，使其在PC、移動端DRAM及利基DRAM市場更具競爭力 [15]。同時，隨著AI應用對LPDDR5及HBM（高頻寬儲存）的需求激增，長鑫的先進製程研發也將成為2026年的關鍵盈利看點。5. 功率半導體與IDM：新能源浪潮下的紅利挖掘在汽車電動化與太陽能儲能的加持下，功率半導體成為了中國半導體行業盈利確定性最高的細分領域之一。5.1 士蘭微 (Silan Micro)：IDM模式的經營典範士蘭微在2025年交出了一份令人矚目的成績單。上半年公司實現營業收入63.36億元，歸母淨利潤扭虧為盈達到2.65億元，同比增幅超1100% [18]。其成功的關鍵在於“深耕汽車與太陽能市場”以及“規模效應攤薄成本”。•汽車業務：2025年上半年應用於汽車的IGBT和SiC產品營收同比增長80%以上，公司成功切入比亞迪、吉利、特斯拉等頭部車企供應鏈 [18]。•SiC突破：其第IV代平面柵SiC-MOSFET性能已接近溝槽柵水平，且晶片良率超90%，顯著高於國際85%的平均水平[18]。•太陽能優勢：士蘭微在太陽能領域的IGBT單管市佔率超40%，逆變器用MOSFET全球市佔率達9.8%，僅次於英飛凌 [18]。資料來源：[18]。5.2 安世半導體 (Nexperia) 與華潤微 (CR Micro)：全球視野下的中國力量聞泰科技旗下的安世半導體在2025年表現出極強的韌性。第三季度半導體業務收入43.00億元，同比增長12.2%，毛利率高達34.56% [19, 20]。即便面臨地緣政治風波，其在中國市場的收入佔比仍升至49.29%，汽車業務收入增長超26% [19]。安世半導體的盈利能力證明了在全球功率分立器件市場，中國企業已具備成熟的IDM管理能力和全球管道優勢。華潤微作為國內領先的IDM巨頭，在2025年上半年實現營收52.18億元。雖然在利潤增速上略遜於爆發期的士蘭微，但其資產結構的穩健性和在消費電子、工業控制領域的滲透深度，使其保持了極高的市場佔有率 [18]。6. 2026年中國半導體發展趨勢與預測站在2025年的業績高峰迴望，2026年的中國半導體產業將呈現出從“單點突破”向“生態閉環”跨越的特徵。6.1 AI 基礎設施的“第二波”爆發與國產算力重構2026年，AI驅動的半導體增長將進入深水區。IDC預測，到2026年，資料計算類股的半導體營收將首次超過總營收的50% [2]。這一趨勢對中國而言意味著兩個層面的機會：1.AI伺服器晶片的高速增長：包括GPU、邏輯ASSP/ASIC以及配套的電源管理晶片。預計2026年AI加速卡市場規模將年增78% [4]。2.網路與儲存的補完：AI算力不僅看晶片性能，更看互聯速度。資料中心網路晶片（如高端乙太網路交換晶片）和高頻寬儲存（HBM）將在2026年迎來國產化高峰，預計相關市場年增27% [2, 4]。6.2 晶圓代工市場的全球份額再平衡預測顯示，到2026年，中國IC設計企業的產值佔全球市場份額將從2025年的40%進一步提升至45%，確立在該領域的全球領先地位 [4]。與之相對應的是，中國晶圓廠在國產替代政策驅動下，成熟製程的產能利用率將持續保持在90%以上的高檔水位 [4]。在製程演進上，全球主流Foundry正邁向2nm工藝，而中國本土Foundry在2026年的重點將是利用芯粒（Chiplet）和矽光子等專用技術，在現有先進製程受限的情況下，通過先進封裝技術實現性能上的“曲線救國” [2]。6.3 細分賽道的盈利關鍵與結構性機會資料綜合自 [4, 21, 22]。7. 盈利能力分析與投資洞察2025-2026年，中國半導體產業的盈利能力呈現出“馬太效應”與“成本分化”並存的格局。7.1 成本管控與規模效應的博弈士蘭微的案例深刻揭示了IDM模式在下行周期結束後的爆發力。通過自主晶圓線的滿負荷運轉，單位分攤成本的降低（12英吋IGBT晶片單片固定成本降至0.8元，遠低於代工模式的1.5元）是盈利提升的核心秘密 [18]。2026年，隨著更多國產12英吋產線度過折舊高峰期，行業整體的盈利中樞有望抬升。7.2 研發投入的“資產化”回報北方華創和中微公司極高的研發支出（佔營收10%-30%不等）在短期內壓縮了淨利潤，但從長遠看，這是建構長期盈利壁壘的唯一途徑[5, 6]。2026年，隨著多款新品（如ALD、先進刻蝕裝置）從驗證期進入大規模採購期，這些裝置企業的研發邊際成本將迅速下降，淨利潤彈性將遠高於營收增速。7.3 地緣政治與供應鏈重組的避險2026年，地緣政治引發的供應限制仍是最大變數。然而，美銀報告指出，AI基建的升級是強結構性的，甚至可以抵消部分總額經濟的不確定性 [21]。中國企業通過建立“本土供應閉環”，在成熟製程及特色工藝（如汽車級、工業級半導體）中正形成一種“內循環”式的盈利保障。8. 結論與展望綜上所述，2025年中國半導體產業已基本完成了從“逆風防守”到“順風進攻”的姿態轉換。北方華創、中微公司等裝置領軍者通過全產業鏈佈局夯實了基礎；中芯國際、華虹半導體則通過百萬片產能量級實現了規模經濟；士蘭微、聞泰安世等IDM廠商則利用新能源紅利實現了盈利的質變。展望2026年，人工智慧將不再是一個孤立的概念，而是滲透進從算力卡到電源管理、從HBM儲存到先進封裝的每一個半導體細胞中。盈利的關鍵點將聚焦於三點：第一，在先進製程受阻下通過Chiplet和3D封裝實現的性能突破；第二，在功率器件領域對第三代半導體良率與規模的絕對掌控；第三，在半導體裝置領域從“能用”向“好用”的跨越。中國半導體產業在2026年有望實現全球產值佔比的新高，其背後是中國日益成熟的產業鏈叢集效應。儘管波折難免，但技術自主化與需求智能化雙向奔赴的大趨勢，正引領中國半導體行業邁向一個更具生命力的兆級未來。 (YAH VS HYA)

半導體行業延續摩爾定律的新路徑—— 依靠架構創新，而非單純的製程微縮。半導體行業已正式擺脫傳統晶片設計的平面化桎梏。截至 2024 年 12 月，數十年來主導摩爾定律演進的 “二維壁壘”，正被新一代垂直 3D 邏輯晶片徹底打破。通過像搭建摩天大樓一樣垂直堆疊儲存層與計算層，研究機構與科技巨頭正解鎖此前被認為無法企及的性能高度。這種架構變革，是自積體電路發明以來晶片設計領域最重大的突破，其核心價值在於破解了長期制約人工智慧發展的 “記憶體牆”—— 即資料傳輸瓶頸。這項突破絕非停留在理論層面，而是直接回應生成式人工智慧與大規模神經網路對算力和資料的雙重剛需。3D 堆疊技術將資料傳輸路徑從毫米級的水平空間，壓縮至微米級的垂直維度，不僅大幅降低功耗，更將人工智慧工作負載的運行效率提升數個數量級。隨著 2026 年臨近，向 3D 邏輯架構的轉型，必將重塑硬體製造商與人工智慧實驗室的競爭格局。技術飛躍：從2.5D到全端式3D邁向真正的 3D 邏輯封裝，標誌著行業與過去數年主流的 2.5D 封裝技術徹底分野。2.5D 技術的典型代表為輝達 Blackwell 架構，其核心是將多顆晶片並排封裝於矽中介層之上；而全新的 3D 封裝技術，則採用晶片間直接垂直鍵合方案。在這一領域，台積電憑藉系統級整合晶片（SoIC）平台佔據領跑地位，其在 2025 年底實現 6μm 鍵合間距，以此達成邏輯晶片堆疊，互連密度較上一代產品提升十倍。這一技術突破，讓不同晶片元件的通訊速度與效率接近單片矽片水平，同時兼具多層架構的模組化優勢。與此同時，互補型場效應電晶體（CFET）技術的崛起，為3D邏輯發展注入新動能，並在2025年12月的國際電子器件會議（IEDM）上成為焦點議題。與傳統橫向排列的鰭式場效應電晶體（FinFET）或環柵電晶體（GAA）不同，CFET技術將N型與P型電晶體垂直堆疊，在相同封裝尺寸下有效提升電晶體密度，為後續1nm 級（業內稱為 “A10”）製程節點提供技術藍圖。此外，英特爾已將其 Foveros Direct 3D技術應用於新款Clearwater Forest至強處理器，該技術採用混合鍵合工藝實現晶片層間銅對銅連接，在降低延遲的同時，打造出比任何 2D 技術更緊湊、更節能的晶片架構。最具突破性的進展，來自史丹佛大學、麻省理工學院等科研機構的聯合攻關。他們研發的“單片 3D” 人工智慧晶片，首次將碳奈米管場效應電晶體（CNFET）與電阻式隨機存取儲存器（RRAM），直接整合於傳統 CMOS 邏輯電路之上。不同於成品晶片的簡單堆疊，該技術通過單一製造流程逐層建構晶片結構。初步測試資料顯示，該晶片可使大語言模型（LLM）吞吐量提升 4 倍；模擬結果進一步表明，更高層數的堆疊架構，有望實現 100 倍至 1000 倍的能效躍升。與現有技術相比，其核心優勢在於消除記憶體與計算單元的物理隔離，真正實現人工智慧模型 “在儲存資料的位置完成計算”。市場顛覆與新硬體的突破3D 邏輯架構的轉型，正在重塑全球頭部科技企業的競爭格局。輝達憑藉新發佈的 “Rubin” R100 平台持續領跑，該平台整合 8 層 HBM4 記憶體堆疊與 3D 晶片設計，目標實現 13TB/s 的記憶體頻寬，這一數值幾乎是其上一代產品的兩倍。在以資料傳輸成本為核心競爭要素的 AI 訓練市場，這一優勢將鞏固輝達的領先地位。但 3D 堆疊技術的複雜性，也為英特爾重奪 “製程領導地位” 提供契機 —— 其 18A 製程節點與 PowerVia 2.0 背面供電系統（將電源布線移至晶片底部），已成為 2025 年高性能 AI 晶片的標竿技術。對於亞馬遜、Google等超大規模資料中心營運商，以及專注人工智慧的初創企業而言，3D 邏輯晶片為其定製化晶片研發開闢新路徑，其能效遠超通用 GPU。這些企業通過三星 SAINT-D 平台，將自研 AI 加速器直接堆疊於高頻寬記憶體（HBM）之上，可使 AI 推理能耗降低 70%。在電力成本與資料中心冷卻已成為 AI 規模化發展核心制約因素的當下，這一技術優勢具備極強的戰略價值。值得注意的是，三星無需中介層即可實現 DRAM 與邏輯晶片直接堆疊的技術能力，正直接挑戰傳統半導體供應鏈模式，甚至可能顛覆專業封裝廠商的市場主導地位。這種競爭格局的變化，也傳導至半導體代工模式本身。由於 3D 堆疊技術要求設計與製造環節深度協同，傳統 “無晶圓廠” 模式正加速向 “協同設計” 模式演進。無法攻克垂直堆疊技術中熱學、電學複雜難題的企業，將面臨被淘汰的風險。行業價值正從單一晶片產品，向 “系統級封裝”整體解決方案轉移。這一趨勢利多具備系統整合能力，以及擁有深度合作關係的企業聯盟 —— 例如蘋果與台積電的合作。據傳，雙方正聯合研發 3D 堆疊架構的 “M5” 晶片，預計 2026 年發佈，屆時有望將伺服器級人工智慧功能，下沉至消費電子裝置。更廣泛的意義：打破“記憶體牆” 桎梏3D 邏輯架構的深遠價值不容忽視，其核心是解決困擾電腦領域數十年的 “記憶體牆” 問題。在傳統 2D 架構中，處理器與記憶體之間的資料傳輸能耗，往往比計算本身的能耗高出數個數量級。通過垂直堆疊計算與儲存元件，資料傳輸距離從毫米級縮短至微米級，這並非簡單的性能迭代，而是一次顛覆性的架構革新 —— 它將催生 “智能體人工智慧”（Agentic AI），即具備長期推理能力、可執行多步驟任務的人工智慧系統，而這類任務的實現，恰恰需要對持久化記憶體進行大規模、高速度的訪問。但技術突破也伴隨新的挑戰，其中最突出的是散熱管理問題。堆疊多層高性能邏輯晶片，相當於將多台高功率加熱器疊加。2025 年，業界已被迫率先採用微流體冷卻技術 —— 讓冷卻液在直接蝕刻於矽片的微型通道中循環 —— 以避免 3D 晶片 “過熱當機”。此外，製造良率也是核心痛點：若十層堆疊結構中任意一層出現缺陷，整個晶片都將報廢。這一困境，正推動人工智慧驅動的 “面向測試的設計”（DfT）工具加速發展，這類工具可提前預測並規避潛在故障。從產業發展史維度看，向 3D 邏輯架構的轉型，其里程碑意義堪比從真空管到電晶體的技術跨越。它標誌著晶片發展 “平面時代” 的終結與 “體積時代” 的開啟。正如摩天大樓讓城市在土地資源有限的情況下實現空間拓展，3D 邏輯晶片也讓算力突破矽晶圓水平空間的限制，實現指數級增長。這一技術趨勢，對人工智慧的可持續發展至關重要 —— 畢竟，全球能源體系難以支撐基於 2D 架構的人工智慧規模化擴張所產生的能耗成本。展望未來：1 奈米、玻璃基板及更遠技術展望未來，行業短期技術重心將聚焦於混合鍵合工藝最佳化與玻璃基板商業化應用。與傳統有機基板相比，玻璃基板具備更優異的平整度與熱穩定性，這對維持垂直堆疊晶片層間的精準對準至關重要。預計 2026 年，首批採用玻璃基板的大批次 AI 晶片將實現量產，支撐更大規模、更複雜的 3D 封裝架構落地。長期來看，技術路線圖將指向 “真單片 3D” 技術 —— 即在同一晶圓上逐層生長多層邏輯電路，最終有望實現數百層堆疊的晶片結構。3D 邏輯技術的應用場景，絕不僅限於資料中心。它有望賦能 “邊緣 AI” 裝置，例如 AR 眼鏡、無人機等，使其具備原本需要雲端算力支撐的複雜即時處理能力。專家預測，到 2028 年，“立方體 AI” 將成為行業標準形態，這類晶片內部將整合感測、儲存、邏輯甚至光子學專用層，實現晶片間光速通訊。儘管製造成本仍是當前主要挑戰，但隨著良率提升，3D 架構晶片將逐步從售價 4 萬美元的高端 AI GPU，普及至消費級電子產品。智能的新維度3D 邏輯架構的誕生，標誌著技術發展史的一個決定性轉折點。通過突破 2D 平面的物理限制，半導體行業找到了延續摩爾定律的新路徑 —— 即依靠架構創新，而非單純的製程微縮。其核心價值清晰可見：“記憶體牆” 被徹底打破，“能效” 取代單純的算力指標，成為衡量晶片性能的新標準，而 “垂直堆疊” 則成為全球半導體企業的新競爭賽道。展望 2026 年，人工智慧全產業鏈都將感受到 3D 邏輯技術的變革力量。從更強大的自主智能體，到更高效的資料中心，這座晶片領域的 “摩天大樓”，將成為未來十年人工智慧發展的核心基石。 (半導體產業縱橫)

輕裝上陣，正在成為半導體巨頭們的集體選擇。最近，世界半導體貿易統計組織（WSTS）上調了對全球半導體市場的增長預期。2025年市場規模預計同比增長22.5%，遠高於此前11.2%的預測；2026年有望再增長26.3%，達到9750億美元，距離兆美元大關僅一步之遙。這一輪增長的含金量，明顯高於前一年。2024年的繁榮很大程度上由輝達引領的AI晶片爆發和儲存行業的周期性反彈所驅動，呈現出“頭部集中、結構單一”的特點。而進入2025年，復甦正變得更為均衡。雖然AI和儲存仍是主要增長引擎，但市場其他類股目前也在強勁增長。2025年的半導體巨頭卻展現出一種出人意料的克制。台積電退出氮化鎵代工，恩智浦關閉曾被寄予厚望的GaN晶圓廠，美光徹底告別消費級儲存市場……半導體巨頭們不再追求“無所不包”的帝國版圖，而是開始系統性地卸下包袱，聚焦真正能穿越周期的核心賽道。輕裝上陣，正在成為半導體巨頭們的集體選擇。01. 退出清單，誰在離場？恩智浦：關停ECHO Fab，告別GaN 5G PA12月，恩智浦宣佈關閉亞利桑那州錢德勒的ECHO晶圓廠。恩智浦在發給Light Reading的電子郵件中表示：“近年來，由於移動營運商投資回報率低，5G部署速度放緩，全球5G基站部署量遠低於最初預期。鑑於市場現狀且復甦前景黯淡，射頻業務已不再符合公司的長期戰略方向。因此，恩智浦決定逐步縮減其射頻功率產品線。”ECHO晶圓廠於2020年9月正式啟動，當時5G技術正處於蓬勃發展的時候。於是，恩智浦砸了超過1億美元進行改造升級，採用了先進的6英吋碳化矽襯底工藝生產氮化鎵射頻器件。恩智浦將其定位為“當時最先進的同類工廠”，專為生產高效率、高功率密度的GaN PA晶片而建，旨在取代傳統LDMOS（橫向擴散金屬氧化物半導體）技術，成為5G基站的新“黃金標準”Omdia資料顯示，5G裝置收入從2022年的450億美元連續兩年下滑，2023年和2024年各減少50億美元。4G時代，恩智浦憑藉LDMOS PA幾乎成為行業標配，廣泛供應諾基亞Flexi系列乃至華為等主流廠商。到了5G時代，其技術響應速度明顯落後。ECHO晶圓廠的關閉，意味著恩智浦徹底放棄射頻功率這一曾是其核心優勢的業務線。現在，這座曾承載雄心的6英吋晶圓廠將於2027年第一季度完成最後一片晶圓的生產。台積電：退出GaN代工關於GaN，今年台積電也做了調整。今年7月，氮化鎵廠商納微半導體宣佈，旗下650V元件產品在未來1到2年內將從現有供應商台積電逐步轉由力積電代工。對此，台積電表示，經過完整評估後，考量市場與長期業務策略，決定在未來2年內逐步退出氮化鎵業務。此前，台積電曾經高調宣稱非常看好氮化鎵的發展前景，關注程度甚至高於碳化矽。台積電研發資深處長段孝勤曾表示，台積電在化合物半導體領域專注氮化鎵相關開發，歷經長期的發展氮化鎵已逐漸開始被市場接受，預計未來十年將有更多應用場景。2023年台積電已佔據全球GaN晶圓代工40%的市場份額，與德國X-Fab、台灣漢磊形成“一超兩強”的格局，成為矽基GaN技術路線產業化的關鍵推動者。台積電的退出，主要還是因為利潤原因。台積電向來以追求高利潤著稱，長期毛利率53%的目標不變。從業務優先順序和利潤角度來看，台積電的氮化鎵代工業務投片量相對較小，其當前6英吋晶圓月產能僅3000~4000片，且頭部客戶如納微半導體佔據了大部分產能，對整體營收的貢獻有限，難以達到台積電的利潤預期，因此被逐漸邊緣化並最終退出。羅姆總裁表示，台積電退出氮化鎵（GaN）代工業務的決定“對我們造成了巨大打擊”。不過，台積電的退出也為二線代工廠留下了窗口。就在台積電淡出之際，納微半導體迅速與力積電達成合作，共同推進8英吋矽基氮化鎵（GaN-on-Si）技術的量產。美光：結束Crucial品牌，專注企業級儲存12月，美光宣佈，決定退出Crucial（英睿達）消費級業務，包括在全球主要零售商、電商平台和分銷商處銷售英睿達消費品牌產品。美光方面表示，將通過消費管道繼續供應英睿達消費級產品，直至明年2月。美光的消費級“Crucial”品牌過去主要通過儲存模組和固態硬碟（SSD）的形式，銷售給DIY玩家或升級筆記型電腦的硬體發燒友使用。對於退出Crucial業務，美光執行副總裁兼首席商務官Sumit Sadana表示：“由AI驅動的資料中心增長，帶來了對記憶體和儲存的強勁需求。美光已經做出了一個艱難的決定，即退出Crucial消費級業務，以便在增長更快的類股，更好地為我們規模更大的戰略性客戶提供供應和支援。”美光公司做出這一決定背後有兩個原因。第一，消費級儲存市場利潤微薄、競爭激烈，長期拖累整體產品組合的盈利能力。Crucial品牌雖在硬體愛好者中有一定口碑，但定位尷尬，夾在高端發燒友品牌和低端消費品牌之間。相比之下，資料中心和企業級產品則擁有長期合同、更高的平均售價以及更可預測的需求。第二，AI爆發催生HBM等高價值產品需求，美光把有限產能向高回報領域傾斜。根據美光測算，全球HBM市場規模將從2023年的40億美元增長至2025年的250億美元，年復合增速高達150%以上。每台AI伺服器配套的HBM容量已從傳統伺服器的128GB提升至1TB以上，成為AI基礎設施的關鍵成本項。在2024年9月的財報電話會上，美光CEO Sanjay Mehrotra透露，公司HBM產品單季收入已接近20億美元，相當於年化80億美元規模。SK海力士官宣關閉CIS部門今年剝離業務的儲存大廠不只有美光，還有SK 海力士。SK海力士今年3月宣佈，結束圖像感測器（CIS）事業部門，並將數百名相關人員統一轉換為人工智慧（AI）儲存器領域。於是，SK海力士長達17年的CIS業務征程隨之結束，也標誌著韓國半導體產業在中低端晶片領域的又一次收縮。SK海力士的CIS業務始於2008年對韓國設計公司Siliconfile的收購，曾推出對標索尼的“黑珍珠”系列感測器，並一度打入三星Galaxy折疊屏手機供應鏈。在2021年時，SK海力士的手機CIS業務收入達到頂峰，並且佔據了當時超過7%的市場份額。但受限於索尼、三星的專利壁壘，SK海力士始終未能突破高端CIS市場。從2022年開始，SK 海力士的收入開始下滑，並在2024年降至最低點。由於利潤空間的壓力，SK海力士未能擴大出貨量。在如今AI對儲存需求旺盛之際，SK海力士選擇退出該業務，也在情理之中。同樣的，SK 海力士的退出也為豪威、格科等國內CIS企業留下了新的增長機會。聞泰科技：全面剝離ODM業務今年，聞泰科技發佈重大資產出售預案，以現金方式向立訊精密及立訊通訊（上海）轉讓昆明聞訊、黃石智通、昆明智通、深圳聞泰、香港聞泰（含印尼聞泰）100%股權，以及無錫聞泰、無錫聞訊、印度聞泰的業務資產包。本次交易完成後，聞泰將徹底告別支撐其成長十餘年的ODM業務。此前，ODM業務是聞泰科技的核心業務，是營收的絕對主力。2023年和2024年，聞泰科技產品整合業務收入分別為443.15億元、584.31億元，佔公司營業收入的72.39%、79.39%。但自2022年起，這一業務進入了虧損狀態。2022年至2023年，產品整合業務淨虧損分別為4.47億元和15.69億元。2024年上半年，儘管這一業務收入同比增長26.68%達到261.2億元，但淨利潤卻大幅虧損8.5億元。聞泰科技解釋稱，虧損的原因主要是由於公司被列入實體清單，導致公司產品整合業務（ODM業務）未來新項目的獲取存在較大不確定性，進而對相關資產計提了減值。剝離ODM業務後，聞泰科技半導體業務的核心價值徹底釋放。從第三季度業績來看，聞泰科技半導體業務實現收入43.00億元，同比增長12.20%，業務毛利率為34.56%，淨利潤7.24億元。聞泰科技半導體業務收入在中國市場創下新高，同比增長約14%。其中，汽車業務收入同比增長超過26%，AI 伺服器、AI PC 等計算裝置及工業相關業務收入增長顯著。中國市場收入佔全球總收入的49.29%。02. 退出，是另一種進攻回看2025年的半導體行業，與其說是“退潮”，不如說是“校準”。巨頭們的退出主要是由四大結構性因素共同驅動：一、市場需求結構性萎縮。5G基站建設放緩、智慧型手機攝影機數量見頂，部分賽道從高速增長進入調整期。二、競爭格局惡化，盈利無望。在消費級儲存、ODM、CIS等領域，頭部廠商憑藉成本、供應鏈和本地化優勢快速擠壓對手。後進者若無技術或生態壁壘，只能接受微利甚至虧損。與其長期“陪跑”，不如主動退出。三、技術路線分化，必須聚焦。寬禁帶半導體中，GaN適合高頻快充，SiC更適合高壓電驅；儲存領域，HBM、CXL記憶體成為AI剛需。技術路徑日益清晰，企業必須“押注”而非“撒網”。四、資本開支壓力倒逼戰略收縮。2nm製程、HBM4等，隨著半導體技術的不斷進步，每一項前沿佈局都需要巨額的投入。在資本效率至上的當下，剝離低回報業務成為釋放現金流、支撐核心研發的必要手段。退出，是另一種進攻。2025年，邏輯晶片營收有望同比增長37.1%；其次是儲存晶片，營收同比增長27.8%，成為增長最強勁的兩大品類。感測器營收將同比增長10.4%；微處理器營收同比增長7.9%；模擬晶片營收同比增長7.5%；光電子元件營收同比增長3.7%；受汽車領域需求疲軟影響，分立元件營收同比下滑0.4%。展望2026年，邏輯與儲存仍將以超30%的增速領跑全域。WSTS的預測清晰揭示了行業的重心：AI伺服器、資料中心、高性能計算正在驅動新一輪結構性增長。在逼近兆美元的半導體新周期裡，真正的進攻，始於敢於退出。 (半導體產業縱橫)

報告名稱：2026年全球半導體行業趨勢研究報告（22頁）出  品 方：StartUs Insights2026 年全球半導體行業正同時經歷“收縮”與“擴張”的悖論：整體產值微降 3.11%，但全球員工總數卻新增 14.1 萬，總就業人口達到 270 萬；資本層面，3600 多位投資者在 1.27 萬輪融資裡平均砸下 6200 萬美元，說明資金仍在瘋狂尋找下一個爆發點。美國、中國、德國、韓國、印度是國家級樞紐，深圳、上海、新加坡、聖何塞、東京則是城市級熱點。專利和補貼繼續加碼——全行業手握 10.4 萬件專利、拿到 1387 筆政府資助，創新底氣依舊充足。在這一宏觀背景下，StartUs Insights 用巨量資料平台掃描了 470 萬家初創與成長型企業，最終聚焦 1336 家半導體公司，提煉出十大趨勢。它們不是孤立的技術點，而是一張互相咬合的“創新網路”：物聯網晶片：IoT 裝置要求“郵票尺寸、多協議、超低功耗”，於是出現了把 Sub-1 GHz、BLE、Wi-Fi 甚至 UWB 整合到單顆 SoC 的方案，同時引入事件驅動架構和存內計算，讓晶片在 1 µA 級待機功耗下完成 AI 推理。製造端拉動 22/28 nm 成熟製程，封測端則把天線、電源管理、儲存全部塞進 SiP 或 Fan-Out 封裝，形成“晶片即服務”的商業模式。人工智慧晶片：大模型讓通用 GPU 能效比逼近極限，行業轉向領域專用加速器（DSA）。韓國 Rebellions 把矽架構與深度學習演算法協同設計，做到 8 TOPS/W；美國 Gauss Labs 則用 AI 預測晶圓缺陷，把良率提升 1.5–2%。AI 不僅吃算力，也在晶圓廠裡“反哺”工藝控制，形成閉環。先進材料：矽基以外的 SiC、GaN、量子點、二維材料集體進入量產。瑞典 EPINOVATECH 用 NovaGaN 工藝在 200 mm 矽片上生長 650 V GaN 器件，成本比 SiC 低 30%；比利時 QustomDot 的量子點讓 Micro-LED 色域飆到 120% NTSC。材料革命帶動 6/8 英吋 SiC 襯底、MOCVD 高溫裝置、TaC 塗層等整條供應鏈躁動。新架構：3D 異構整合、近記憶體計算、精簡指令集一起向“儲存牆”和“功耗牆”開火。英國 EDGED 把矩陣-向量單元融合，指令譯碼時間砍 70%；中國 YSEMI 的 128 核 2.5D 封裝實現 1 TB/s 記憶體頻寬，成本降 20%。EDA 工具、CoWoS/SoIC 產能、熱-機械模擬軟體隨之成為稀缺資源。先進封裝：當摩爾定律放緩，封裝成為系統級微縮的新槓桿。美國 JetCool 用微射流直接給晶片降溫，熱阻 <0.1 K/W；中國 TSD Semiconductor 把晶圓減薄到 25 µm，滿足 3D IC 需求。Fan-Out、Chiplet、UCIe 標準讓封裝廠從“後端”走向“前端”，2026 年全球 Fan-Out 市場預計 38 億美元。5G：毫米波與 Sub-6 GHz 雙輪驅動，射頻前端必須支援 100 MHz 以上頻寬、256-QAM 高階調製。澳大利亞 milliBeam 的相控陣晶片組把 EIRP 做到 45 dBm，功耗降 35%；美國 Falcomm 的矽基功率放大器在 28 GHz 實現 20% PAE。RF-SOI 12 nm、OTA 測試站、Open RAN 白盒化成為產業鏈關鍵詞。自研晶片：蘋果、特斯拉、阿里等系統廠商自建晶片團隊，用“Domain-Specific SoC”實現軟硬一體。美國 Anari 的 Thor X 晶片在雲上做 3D 語義分割，延遲 <10 ms；韓國 SEMIFIVE 提供“6 個月 RTL 到 GDSII”的定製矽平台。IP 廠商推出訂閱制，晶圓廠提供 DTCO 服務，人才市場架構師薪資溢價 50%。製造技術：2 nm 節點需要 0.55 NA EUV、GAA 電晶體、3 nm ALD 高 k 介質。瑞士 UNISERS 用奈米顆粒檢測把缺陷靈敏度推到 10 nm；加拿大 EHVA 的 6 軸奈米光學對準機器人實現 300 mm 晶圓級光子晶片自動測試。裝置資本密度飆升，3 nm 萬片產能需 30 億美元，綠色債券成為融資新寵。汽車晶片：從分佈式 MCU 走向“中央計算 + 區域控制”，L3+ 自動駕駛需要 >500 TOPS 算力、<50 W 功耗，還得通過 ASIL-D 認證。以色列 Lidwave 的時間編碼 3D SoC 讓 LiDAR 點雲密度提升 4 倍；中國雲途半導體推出 -40 °C~150 °C 車規 MCU。認證周期拉長 12–18 個月，晶圓廠必須通過 IATF 16949，封測廠引入“零缺陷”AOI。可持續製造：12 英吋晶圓廠年耗電 1–2 TWh，蘋果、Google要求供應鏈 2026 年 100% 綠電。美國 Hard Blue 把農業廢棄物變成 SiC 磨料，碳足跡減少 80%；加拿大 Digitho 用數字光刻實現晶片級溯源，材料回收率 99.9%。台積電、三星美國新廠全部綠電，低溫 ALD、干法蝕刻、綠色債券、Sustainability-Linked Loan 成為行業標配。這十大趨勢並非線性演進，而是“技術-市場-政策”三維疊加的複雜網路：AI 與先進封裝、新材料、新架構形成性能-能效正循環；IoT、5G、汽車晶片雙軌拉動成熟與先進製程；可持續製造、在地化設計、供應鏈安全則上升為國家競爭力核心。企業若想在未來三年贏得先手，必須同時繪製“技術路線圖、投資優先順序、人才地圖”，在 2026 年半導體產業重構窗口期搶佔高地。(TOP行業報告)

美國總統川普昨日通過網站宣佈，將對中國大陸製造的半導體及電子元器件徵收新一輪關稅，但正式生效時間被設定為2027年1月1日，且具體稅率尚未公佈。消息一出，立即在太平洋兩岸引發連鎖反應：A股半導體指數當日下跌4.6%，而美股晶片類股則普遍收漲，市場解讀為“兩年緩衝期”給了美國廠商繼續轉移供應鏈的時間。根據目前披露的框架，新關稅將覆蓋“所有在中國大陸封裝、測試或最終製造的半導體器件”，範圍從傳統分立器件、模擬晶片到先進CPU、GPU、AI加速器，甚至包括被動元件、PCB與LED。川普團隊稱，此舉旨在“保護美國關鍵產業，減少對中國供應鏈的依賴”，但並未給出稅率區間。華盛頓智庫戰略與國際研究中心（CSIS）預計，參考2018年對華關稅案例，半導體產品最終稅率可能在10%—30%之間，且會與未來美國《晶片法案》補貼發放掛鉤——接受聯邦資助的企業若採購中國芯，將額外面臨“ claw back”條款追回補貼。值得注意的是，生效日期被刻意延後至2027年，被業界視為“戰術性預告”。一方面，美國本土晶圓廠仍在建設期：台積電亞利桑那3nm廠、三星泰勒4nm廠、Intel 18A廠均需2026年後才能放量，提前加稅將推高美國整機成本；另一方面，也給蘋果、戴爾、惠普等OEM足夠時間把訂單轉向越南、印度、墨西哥等第三地。“這是讓供應鏈自己先搬家，再關門加稅。”某美系品牌採購副總告訴記者。對中國半導體產業而言，兩年窗口期成為“去美化”與“多元化”賽跑。中芯國際、長電科技、通富微電等國內封測龍頭連夜召開供應鏈會議，評估若被加征20%關稅，對美出貨成本將上升12—15美元/顆，遠高於東南亞競爭對手。市場傳聞，部分國產MCU、功率器件廠已決定2025年Q2前在馬來西亞、越南設立後段產線，以“境外封裝”身份規避潛在關稅。與此同時，中國商務部昨日晚間回應，稱“如美方執意加征關稅，中方將採取必要措施維護自身合法權益”，並強調中國半導體產業“已形成從設計、製造到封測的完整鏈條，對外部衝擊具備充分緩衝能力”。業內分析，中國可能的反制選項包括對美系晶片徵收出口許可費、限制關鍵礦物（鎵、鍺、銻）對美出口，或對美國農產品、能源產品加征關稅。裝置與材料端亦出現“搶單”潮。多位國內晶圓廠人士透露，2024年12月—2025年3月，來自美國的二手8英吋、12英吋封裝裝置詢價量同比暴增70%，客戶明確要求“2026年底前到廠、2027年前量產”，以趕在新關稅落地前完成產能轉移。國產裝置商北方華創、中微公司則收到額外訂單，用於替代被加稅後的美系機台，股價連續兩日漲停。展望未來兩年，全球半導體供應鏈將圍繞“2027關稅大限”展開新一輪遷徙：美國繼續扶持本土高端產能，中國加速成熟製程與第三代半導體自主化，東南亞、印度則爭搶封裝測試“中繼站”地位。川普尚未正式上任，關稅稅率亦未揭曉，但“預期管理”已讓產業鏈提前動了起來。對於仍在擴產周期的中國晶圓廠而言，如何把緩衝期變成“替代窗口”，將決定其在全球市場的下一個十年席位。 (晶片行業)