1000層NAND的競賽，比的不是誰堆得更高，而是誰能在物理約束收緊時，找到一條仍然經濟可行的路。

先看一組正在拉開差距的層數：三星V10 NAND約420至430層，SK海力士V10 NAND為375層，鎧俠第十代BiCS FLASH為332層，美光276層，長江記憶體Xtacking 4.0為294層。但數字背後是阻力——三星原計畫2025年下半年量產V10 NAND，因極低溫蝕刻等技術挑戰被迫推遲至2026年10月；SK海力士原本規劃400層的產品，最終將量產層數調整為375層。

從200層到300層，3D NAND走過了相對順暢的升級路徑。但從300層到400層、再到1000層，物理約束正在急劇收緊。當前300層節點的通道孔深度約6至8微米，直徑僅數十奈米，深寬比約50:1；而1000層NAND的單個通道孔深度可能達到15至20微米。

這相當於在頭髮絲千分之一粗細的孔洞中保持完美垂直性，並在數十億個陣列中維持一致性——任何0.1%的形貌偏差都可能導致填充失敗或電性失效。這條陡峭的曲線背後，那些工藝環節正在成為瓶頸？

一、超過300層後的三個物理瓶頸

3D NAND的核心結構是垂直貫穿所有記憶體層的矽通道孔。每增加一層，通道孔就更深、更窄，深寬比持續攀升。當前300層節點的深寬比約50:1，1000層時將超過100:1。

挑戰不只在於"刻得更深"，更在於保持孔洞的垂直性和均勻性。以三星V9-NAND（286層）為例，通道孔深度約8微米；到400層時深度增至約12微米，而直徑從約80奈米縮小到約50奈米，深寬比超過240:1。

3D NAND大約十年前就停止了橫向縮小，轉而靠垂直堆疊來提升密度。但當層數突破約300層後，連接每個記憶體單元的鎢字線遭遇了物理瓶頸：電阻過高導致訊號延遲與功耗上升，基於氟的化學工藝引發漏電，以及在超深孔中無法完成有效填充。

SemiAnalysis對此的判斷很直接："鉬不是一種最佳化，是300層以上NAND的必選項。"鉬具備三項關鍵優勢——更低的電阻、無需氟基化學工藝、在高深寬比結構中更好的填充能力。這三點恰好對應鎢在深層堆疊中暴露的三個核心缺陷。

每一層記憶體單元都需要在垂直方向上精準對齊。堆疊層數越多，層間對位偏差的累積效應越顯著。採用分步堆疊與刻蝕工藝可緩解高深寬比溝道孔刻蝕的壓力，但分步刻蝕不可避免地導致製造成本上升及層間對位偏差。

300層是3D NAND工藝的分水嶺。低於300層，廠商通過工藝最佳化和分步堆疊可以延續既有路線；超過300層，物理約束開始迫使廠商改變材料體系和封裝架構。

二、晶圓鍵合：把外圍電路和記憶體陣列分開製造

為什麼要把兩片晶圓"分開做再合起來"

傳統COP架構將外圍電路放在底層晶圓上，NAND記憶體單元堆疊在其上方。隨著層數增加，下層外圍電路承受的壓力持續增大，影響可靠性。晶圓鍵合的思路恰好相反：將記憶體陣列和外圍邏輯電路分別製造在兩片獨立的晶圓上，然後將二者鍵合在一起。

好處是雙向的——外圍電路可以用更先進的邏輯工藝製造，提升性能、降低功耗；記憶體陣列晶圓則可以專注於堆疊層數，不再受外圍電路熱預算和面積約束。三星將這一技術稱為"Bonded V-NAND"，其V10 BV-NAND實現了記憶體密度提升約58%、資料I/O速度超4.8Gbps並較上代提升超33%、功耗降低超過25%。

V10 BV-NAND將記憶體單元和外圍電路分別在兩片晶圓上製造後通過晶圓鍵合整合，其完整記憶體單元由三個高深寬比堆疊結合而成（三星稱之為"3-stack HARC Merge"）。三星將這一架構與傳統的COP、PUC架構區分開來，強調"全覆蓋封裝"（Full Cap）設計。

這條路線的門檻有多高，從一個細節可以看出：三星為此從長江記憶體獲取了混合鍵合專利授權。據韓媒報導，三星評估認為從V10起"已無法再避免長江記憶體專利的影響"，並支付了數千萬美元級的授權費。這是中國記憶體企業首次向韓國記憶體巨頭授權核心專利技術。

SK海力士375層V10的晶圓鍵合匯入

SK海力士在FMS 2026峰會新聞稿中確認，V10 NAND採用375層堆疊設計，這是該公司首款採用晶圓鍵合技術的NAND產品。SK海力士宣稱V10 NAND實現了上代產品2.5倍的每瓦性能，專為AI基礎設施環境最佳化，計畫2027年上半年量產基於V10 NAND的企業級固態硬碟。

晶圓鍵合是400層以上的"入場券"。沒有它，外圍電路的熱預算和面積約束將封死堆疊層數的上限。這不是封裝工藝的微調，而是3D NAND製造範式從"垂直堆疊"到"平面製造+垂直整合"的切換。

三、超低溫蝕刻：繞開三重堆疊的捷徑

SK海力士正在評估東京電子（TEL）的最新低溫蝕刻裝置。該裝置能在-70°C的極端低溫環境下運行，用於生產400層以上堆疊的3D NAND快閃記憶體——SK海力士並未直接進口裝置，而是將測試晶圓送往TEL實驗室評估。

TEL的低溫蝕刻裝置可以在33分鐘內蝕刻10微米深的通道孔，速度達到傳統蝕刻裝置的三倍以上。該裝置放棄高GWP值的CF/CHF氣體，改用GWP值小於1的HF氣體，在環保方面也有顯著優勢。

當前3D NAND製造普遍採用三重堆疊結構來繞過單次刻蝕的深度限制。SK海力士的321層NAND產品就採用了三層堆疊結構（分三次通孔工藝流程，再電氣連接）。三重堆疊意味著三次刻蝕、三次填充、三次對準——每一道額外工序都帶來成本增加和良率損失。

如果超低溫蝕刻能夠在單堆疊或雙堆疊中建構400層以上3D NAND，就可以省去一層甚至兩層堆疊，顯著簡化生產流程。

超低溫環境下，電漿體刻蝕的化學反應動力學完全改變，工藝窗口需要重新摸索。裝置在-70°C長時間運行，對零部件的耐低溫性能和熱管理提出極高要求。三星也在評估同一技術——截至2024年處於評估驗證階段，2025年已推進V10裝置選型（Lam與TEL均通過性能評估）。

超低溫蝕刻的吸引力不在於"能刻更深"，而在於"能少堆幾次"。每一次堆疊層數的減少，都直接轉化為良率的提升和成本的下降。

VLSI 2026上的多陣列混合鍵合架構

在VLSI 2026大會上，鎧俠和三星均展示了多陣列混合鍵合NAND架構，將其作為實現1000層以上最高密度的發展路徑。鎧俠的多層堆疊單元陣列（MSA）樣品包括雙218層樣品，用於解決對準和翹曲等機械整合挑戰，以及雙17層樣品用於電氣特性表徵和QLC可靠性驗證。

三星的單元多重鍵合（CMB）樣品更進一步，推出了雙450層機械樣品和雙155層電氣樣品。鎧俠預計到2027年，NAND快閃記憶體密度有望達到100 Gbit/mm²，同時實現1000字線3D NAND。

鉬替代鎢是300層以上的"必選項"，這帶來的不僅是材料體系的切換，更是一條完整的裝置投資鏈條。SemiAnalysis估計，鉬在NAND總產能中的佔比將從2025年的中個位數百分比，增長至2027年的約30%。

僅2027年一年，NAND鉬沉積裝置的銷售額就將超過10億美元，並隨著DRAM和邏輯晶片的跟進，到2030年增長至約20億美元/年。受益格局上：Lam Research最先獲益，TEL緊隨其後；AMAT、ASMI及中國裝置商北方華創則更多受益於後續DRAM和邏輯晶片的轉型浪潮。

晶圓鍵合從V10 NAND開始量產匯入（三星約430層、SK海力士375層），是"現在進行時"；多陣列混合鍵合是1000層以上的路徑，目前仍在樣品驗證階段，量產可能在2028至2030年；超低溫蝕刻是"捷徑"型方案，如果驗證通過，可以繞過部分堆疊需求，但裝置和工藝的成熟度仍需時間。

五、裝置受益環節的差異化節奏

高深寬比刻蝕是3D NAND製造中價值量最高的環節之一。據三星資料（IEDM 2023口徑），高深寬比刻蝕的成本佔比從64層（V4）的21%，升至430層（V10）的約35%。

TEL的低溫蝕刻裝置如果被廣泛採用，將重塑刻蝕裝置市場的競爭格局。據三菱日聯摩根士丹利證券分析師口徑，2022至2023年全球刻蝕裝置市場超過200億美元，Lam Research控制了約一半，TEL以約25%的份額緊隨其後（另有Gartner口徑為Lam約44%、TEL約21.5%）。有分析師認為，隨著低溫蝕刻技術推廣，TEL有望在未來幾年內超越Lam在所有蝕刻系統中的份額。

沉積裝置：鉬替代鎢帶來的增量市場

每一次從鎢到鉬的轉換，都意味著需要新的沉積裝置。鉬沉積裝置的市場從2027年的超10億美元，增長至2030年的約20億美元/年。

鉬沉積的技術難點在於：鉬的熔點約2623°C，雖低於鎢的3422°C，但鉬的沉積溫度窗口更窄，對薄膜均勻性和填充能力的要求更高。Lam Research是最先受益者（其ALTUS Halo裝置已在美光量產線上運行），TEL緊隨其後。

鍵合裝置：晶圓鍵合量產的"卡位"環節

晶圓鍵合需要高精度的對準和鍵合裝置，對套刻精度和表面平整度的要求達到奈米級。三星V10 BV-NAND和SK海力士375層V10都已匯入晶圓鍵合，這意味著鍵合裝置正在從"研發驗證"進入"量產採購"階段。鍵合裝置的受益節奏，與NAND廠商的400層以上產品量產節奏高度繫結。

材料環節：鉬前驅體和特種氣體

鉬沉積需要使用特定的前驅體材料，目前量產主力是MoO₂Cl₂（二氯二氧化鉬，無氟路線），MoCl₅亦在使用，主要由Air Liquide、Entegris、默克等少數國際供應商提供。TEL低溫蝕刻使用HF氣體替代傳統全氟化碳氣體，對特種氣體供應鏈也提出了新的需求。

裝置受益的節奏是分化的。刻蝕裝置受益於"每一層都要刻"，沉積裝置受益於"鉬替代鎢的材料切換"，鍵合裝置受益於"400層以上的架構切換"——三類裝置對應三種不同節奏的增量。

六、冷靜視角：1000層不是終點，是另一個起點

即便採用多陣列鍵合，單片晶圓能承載的NAND層數仍有上限。行業專家估計，單晶圓在僅實現單元結構時可承載約500層NAND。超過這個上限，就需要多層晶圓堆疊——三星的規劃是將四片晶圓堆疊以實現1000層。但四片晶圓堆疊意味著三次鍵合、四次製造——工藝複雜度成倍增加，良率的乘法效應將成為最大挑戰。

層數之外的另一條路：橫向密度

鎧俠在2026年投資者日上給出了一個值得注意的判斷：332層設計相比400層以上方案，層數低約23%、GB成本低約10%、功耗效率優約10%、單元可靠性高出約35%。

這意味著層數不是唯一變數——每個蝕刻層堆疊的字線數量、單元結構的最佳化、QLC與TLC的密度差異，同樣影響最終的成本和性能。SemiAnalysis在VLSI 2026期間也指出，在當前產能受限的環境下，業界最不需要的就是因堆疊良率下降而導致單座晶圓廠的位元產出量降低。

層數競賽的終局，不是"誰先做到1000層"，而是"誰能在1000層時保持位元產出量的經濟性"。

關注刻蝕裝置環節的低溫蝕刻技術落地節奏——如果TEL裝置通過量產驗證，刻蝕裝置市場的競爭格局可能重塑。

關注沉積裝置環節的鉬替代滲透率——從2025年的中個位數到2027年的30%，這個切換速度決定了裝置訂單的爆發節奏。

關注鍵合裝置環節的NAND廠商採購節奏——三星和SK海力士的400層以上產品量產計畫，直接決定鍵合裝置的放量時點。

結語：每一層都在重新定義工藝邊界

從200層到1000層，3D NAND的層數曲線之所以陡峭，不是因為堆疊本身有多難，而是因為每增加100層，都需要在材料、架構和裝置三個維度同時突破。

300層是分水嶺。超過300層後，鎢字線的電阻、氟基工藝的漏電、超深孔的填充三大瓶頸同時收緊，鉬替代鎢成為"必選項"。

晶圓鍵合是400層以上的入場券。將記憶體陣列和外圍電路分開製造再鍵合，不僅突破了外圍電路的熱預算和面積約束，還讓記憶體陣列可以專注堆疊層數。

超低溫蝕刻是降本的捷徑。如果單堆疊或雙堆疊就能做到400層以上，三重堆疊的額外成本可以被省去——但裝置驗證仍在進行中。

跟蹤3D NAND的層數競賽，不能只看"誰層數更高"，要看"誰在用什麼方式穿過300層的物理牆"。晶圓鍵合、超低溫蝕刻、鉬工藝——每一條路徑對應不同的裝置受益邏輯，也對應不同的風險。

1000層NAND的競賽，比的不是誰堆得更高，

而是誰能在物理約束收緊時，找到一條仍然經濟可行的路。(EconoBytes)

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3D NAND從200層到1000層：一條陡峭的工藝曲線