2.5D封裝正成為支撐AI晶片高性能需求的核心技術之一。SK海力士準備去美國建設一個先進封裝產線，計畫投入38.7 億美元，建設一個2.5D封裝量產線。到2028年下半年，正式投入營運。同時，台積電也正在對現有的8英吋和12英吋晶圓廠進行重大升級改造，把主要生產90奈米及以上製程的晶片的工廠，重點升級安裝支援晶片封裝（CoWoS）和晶片封裝（CoPoS）技術的先進封裝生產線。這些動作反映出一個趨勢：半導體製造已進入“晶圓代工2.0”時代，製造、封裝與測試的深度整合成為新的競爭焦點。012.5D封裝，有多重要？隨著人工智慧技術快速發展，先進封裝已超越製程工藝成為半導體行業最熱門領域。Yole集團資料顯示，全球先進封裝市場到2030年達到約800億美元，將以9.4%的年複合增長率持續增長。這一演變並非一蹴而就。從1950年代的點對點封裝（>0.5mm I/O間距），到1970年代的周邊穿孔封裝（<0.5mm周邊間距），再到2010年後的2.5D與3D晶圓級封裝，互連密度、I/O頻寬和整合複雜度持續提升。那麼，什麼是2.5D封裝？簡單來說，2.5D封裝是一種通過矽中介層（Silicon Interposer）或嵌入式橋接技術（如英特爾的EMIB）將多個晶片水平連接起來的技術。與傳統的2D封裝相比，它允許在單一封裝內整合更多功能單元，比如CPU、GPU、記憶體（HBM）和I/O模組；而與複雜的3D堆疊相比，它又避免了過高的製造難度和熱管理挑戰。這種“不上不下的中間狀態”恰恰為AI晶片提供了完美的平衡。AI晶片的一個顯著特點是需要高頻寬和低延遲的晶片間通訊。例如，訓練一個深度學習模型時，GPU需要與高頻寬儲存器（HBM）快速交換資料，而傳統的封裝技術往往受限於互連頻寬和功耗。2.5D封裝通過在晶片間引入高密度互連通道，顯著提升了資料傳輸效率，同時保持了相對簡單的製造流程。這使得它特別適合AI加速器和資料中心處理器等高性能應用。目前用於整合AI Chiplets (例如GPU以及儲存)的主要先進封裝技術，有兩種。一種是矽中介層方案，如台積電的CoWoS，先將晶片通過Chip on Wafer（CoW）工藝連接至矽晶圓，再與基板整合；另一種是RDL中介層方案，如FOCoS（Fan Out Chip-on-Substrate），將晶片置於RDL介面上進行整合。若RDL Interposer 上內埋有橋接結構（Bridge），則稱為FOCoS-Bridge或FO-Bridge封裝。例如AMD MI250，就是將GPU跟HBM整合在RDL Interposer上面，利用內埋的橋接結構提供較細的線路來連接GPU跟HBM。台積電的CoWoS 嚴格來說也屬於2.5D先進封裝技術，由 CoW 和 oS 組合而來：先將晶片通過 Chip on Wafer（CoW）的封裝製程連接至矽晶圓，再把 CoW 晶片與基板（Substrate）連接，整合成 CoWoS。英特爾在2.5D上有多個方案：EMIB 2.5D、Foveros-S 2.5D、Foveros-B 2.5D。當前，HBM4是使用2.5D封裝的典型代表，諸如AMD、NVIDIA 等企業已推出多款基於 2.5D 矽中介層的產品。展望未來，行業的發展路徑正在逐漸清晰。IMEC認為，互連層級與系統分區是3D 整合的核心邏輯。2D 互連依賴平面布線與垂直過孔，而 3D 互連通過矽通孔（TSV）、微凸點、銅-銅直接鍵合等技術，實現晶片堆疊與中介層整合，形成從電晶體到封裝基板的完整互連體系。未來行業主要有兩大發展方向：2.5D芯粒整合通過標準化匯流排介面實現獨立晶片互連；3D-SOC 則通過協同設計，將片上互連網路延伸至 3D 空間，大幅提升互連密度。2.5D封裝的關鍵在於中介層。台積電CoWoS技術的矽中介層尺寸從2016年的1.5倍光刻版尺寸（約1287mm²）演進至當前的3.3倍（約2831 mm²），可支援8個HBM3堆疊，並計畫2026年擴展至5.5倍尺寸（4719mm²）以相容12個HBM4堆疊。隨著HBM介面頻寬提升，中介層的複雜度也在增加。目前典型中介層最多有四層金屬，但已有產品採用多達十層的設計。聯電先進封裝總監指出：“在HBM4之後，就需要八到九層金屬層。”層數增加會推高成本，同時帶來機械強度與翹曲控制的挑戰。日月光高級總監曹立宏表示：“為了縮短互連路徑並提高訊號完整性，中介層厚度不斷減小，但需在厚度與機械穩定性之間取得平衡。”當前絕大多數中介層為無源結構，僅提供互連功能。但由於矽中介層由半導體材料製成，未來有望整合電晶體，發展為有源中介層，用於電源管理、I/O或光器件整合，尤其適用於AI和高性能計算場景。據semiengineering分析，為了避免高昂的成本，目前業內有兩種方式：一種方法是尋找比矽更便宜的材料。有機中介層在材料和製造成本方面都更低，因為它是在面板上而非晶圓上製造的。矽需要背面研磨來暴露矽通孔（TSV），而有機中介層則無需這些工藝步驟。另一種方式是，使用矽橋接器代替矽中介層。每個橋接器的尺寸都小得多，從而可以提高良率。一個橋接器（或多個橋接器）的成本將遠低於一個矽中介層的成本。國內這邊，2025年10月份，盛合晶微科創板IPO申請已獲受理。公司是中國大陸最早實現12英吋Bumping量產的企業之一，也是首家提供14nm先進製程Bumping服務的企業，具備2.5D/3D IC超高密度微凸塊的大規模量產能力。在基於TSV矽中介層的2.5D整合方面，盛合晶微是國內最早量產、規模最大的企業之一。據灼識諮詢統計，其2024年在中國大陸2.5D封裝市場的收入份額約為85%，技術能力與全球領先企業不存在代差。長電科技推出XDFOI高密度扇出型封裝平台，具備2.5D封裝能力，可支援4nm節點Chiplet產品封裝。該平台通過多層RDL布線和微凸點技術，實現晶片間的高密度互連，應用於移動終端、邊緣AI等領域，技術指標達到國際先進水平。通富微電在2.5D/3D封裝領域取得突破，與AMD等客戶合作，實現大尺寸FCBGA和2.5D封裝量產。其TSV工藝成本較海外低40%，並通過聯合開發HBM技術，提升封裝整合能力，支援高性能計算、GPU等應用場景。華天科技佈局2.5D封裝技術，12英吋晶圓級TSV產線聚焦CIS、MEMS等應用，良率達到85%。通過最佳化工藝流程和材料選擇，提升封裝性能和可靠性，逐步縮小與國際先進水平的差距。023D封裝是下一步2.5D只是過渡階段，3D封裝才是下一目標，最大的好處是把連線距離大大縮短了。3D封裝是通過垂直堆疊實現晶片立體整合，核心技術包括矽通孔（TSV）和混合鍵合（Hybrid Bonding）。TSV技術通過貫穿矽片的垂直導電通道連接堆疊晶片，如三星X-Cube技術基於TSV實現SRAM與邏輯晶片的3D堆疊，縮簡訊號路徑以提升速度和能效。混合鍵合技術（如台積電SoIC的Cu-Cu鍵合）則通過金屬直接鍵合消除微凸點間隙，實現10μm以下互連間距，頻寬密度可達1TB/s/mm²，較傳統微凸點提升10倍。為支援這一轉型，ASML已經向客戶交付第一台專為先進封裝應用開發的光刻機“TWINSCAN XT:260”，可用於3D晶片、Chiplets芯粒的製造與封裝。XT:260的目標是解決晶片封裝日益增長的複雜性，滿足全行業向3D整合、芯粒架構的轉型，尤其是更大曝光面積、更高吞吐量的要求。採用波長為365奈米的i線光刻技術(i-line lithography)，解析度約為400奈米，NA(孔徑數值) 0.35，生產速度高達每小時270塊晶圓，是現有先進封裝光刻機的足足4倍。此外，泛林集團也在去年9月宣佈，已開發出用於先進半導體封裝的新型沉積裝置“Vector Teos 3D”。該新產品是面向人工智慧（AI）和高性能計算（HPC）晶片製造的裝置，其主要特點在於能夠應對“異質整合”（即連接不同半導體）和三維（3D）垂直堆疊過程中出現的各類技術難題。03結語除了自建先進封裝產能的SK海力士，越來越多的企業抓住機會，都在加快擴產先進封裝。日月光2025年9月宣佈，將K18B廠房的新建工程發包給福華工程股份有限公司，此舉旨在應對未來先進封裝產能的擴充需求。11月又表示，子公司日月光半導體董事會通過兩項重大不動產與擴廠決議，準備擴產以應對AI帶動晶片應用強勁增長及客戶對先進封裝測試產能的迫切需求。全球第二大OSAT企業Amkor（安靠）在2025年8月宣佈，對其在美國亞利桑那州皮奧里亞市的先進封測設施項目進行重大調整。新廠選址仍在皮奧里亞市，但佔地面積從原先的56英畝擴大至104英畝，幾乎翻倍。長電科技保持全年85億元資本支出計畫，重點投向先進封裝的技術突破，以及汽車電子、功率半導體、能源市場等需求增長最快的領域；華天科技在去年完成了ePoP/PoPt高密度儲存器及應用於智能座艙與自動駕駛的車規級FCBGA封裝技術，2.5D/3D封裝產線完成通線。全球產能的密集落地，印證了先進封裝已從製造環節躍升為半導體競爭的核心賽道，關鍵在於誰更快搶佔先機。 (半導體產業縱橫)