半導體裝置巨頭東京電子（TEL）在 2026 年 9 月 2 日的投資者路演中，披露了一份晶圓鍵合（Wafer Bonder）技術路線圖。未來十年，3D 晶片的發展方向已經很清楚，鍵合的晶圓數量要變多，對準精度要更嚴，晶圓翹曲和畸變是必須解決的兩大難題。

從兩片到四片，鍵合越來越複雜

路線圖包含Logic、NAND 快閃記憶體和 DRAM 三大產品線，時間延續到十年後。最顯眼的變化在邏輯晶片：

2025–2026 年前後，主要仍是單片或兩片晶圓等級的鍵合應用；

到 2028–2029 年，進入兩片晶圓鍵合的成熟階段；

2030–2031 年邁向三片晶圓鍵合；

2032–2033 年進一步走向四片晶圓鍵合；

2034–2035 年及以後，對準畸變（Distortion）的控制目標要壓到 2 奈米以下。

這背後是 3D IC 和背面供電網路（BSPDN）等技術的持續推進。晶片不再只靠把電晶體做小來提性能，而是把不同功能、不同工藝的晶圓拼起來：邏輯層、記憶體層、電源層各司其職。晶圓鍵合機就是核心工具。

NAND 和 DRAM 同樣在依賴晶圓鍵合往 3D 方向走。

在 NAND 一側，3D NAND 堆疊層數不斷增加，晶圓翹曲（Warpage）問題愈發突出。100 微米等級的翹曲控制是一個關鍵節點，未來 NAND 製造對鍵合裝置的平整度管理能力要求更高。

在 DRAM 一側，路線圖把 4F² DRAM 和多晶圓鍵合、低畸變控制聯絡在一起。2030–2031 年前後，DRAM 鍵合的對準精度目標是畸變 <3 奈米、套刻精度（Overlay）<50 奈米的量級。傳統 DRAM 的單片平面擴展越來越難，行業正通過把記憶體單元陣列與外圍電路分別製造再鍵合的方式，延續 DRAM 的密度提升。

晶圓翹曲很好理解，晶圓越做越薄、堆疊層數越來越多，受熱和應力影響就會翹起來。一旦兩片翹曲的晶圓硬要鍵合在一起，殘餘畸變會直接影響電路對準，甚至導致廢品。但是TEL認為通過最佳化工藝條件可以抑制這個問題。

畸變更麻煩。兩片晶圓上的圖案並不是完全規則地錯位，而是可能存在方向性、局部性的拉伸或旋轉偏差。鍵合裝置不僅要"對準中心"，還要補償整張晶圓面的非均勻變形。這需要在硬體（對準機構、壓合機構）和工藝（溫度、壓力、材料匹配）兩端同時下功夫。

晶圓鍵合機是 3D 整合時代的關鍵裝置之一。邏輯晶片的 BSPDN、NAND 的 CBA/Xtacking 類架構、DRAM 的 4F² 與 3D DRAM，本質上都需要把不同晶圓高精度地貼合在一起。誰能先解決"多片鍵合 + 低畸變 + 低翹曲"，誰就能在下一輪裝置競賽中佔據主動。

所以，TEL 強調其正在提前開發多種技術，為下一代器件做準備。 (銳芯聞)

透過左移重新思考傳統的工作流程可以幫助解決工藝和熱變化引起的持續性問題。

即使對於習慣於處理功率和性能權衡的設計人員來說，3D-IC 也是一個挑戰，但由於人工智慧的計算需求和數字邏輯的不斷縮小，它們被認為是尖端設計不可避免的遷移路徑。

人們普遍認為3D-IC是繼續突破平面SoC 極限的途徑，也是將更多在不同工藝節點開發的異構裝置新增到同一封裝的方法。但無論是平面SoC 還是晶片元件，物理定律都是無法踰越的，工程師能使用的技巧非常有限，否則就會碰壁。

先進節點中較細的導線會增加電阻，從而增加熱量。而較大的結構（如3D-IC）則會擴大熱梯度範圍。而此類結構中散熱的方式有限，使情況更加惡化。負面影響包括電遷移等細微影響以及晶片起火等突發狀況。此外，隨著製造工藝節點下降到個位數納米範圍，進而下降到埃範圍，控制或考慮變化變得更加困難，這可能會導致噪音增加和可靠性下降等嚴重問題。所有這些都要求設計人員在最佳性能規格和不配合的物理現實之間找到越來越脆弱的平衡。

3D-IC 的複雜性增加了曾經理論上存在的熱問題的風險，例如自發DRAM 刷新和可能導致裝置關閉的熱失控。在光子學應用中，熱量可以透過改變光的波長來干擾通訊。

圖1：晶片和封裝元件的溫度分佈。來源：Ansys。

Ansys首席產品經理Lang Lin 表示：“熱量也會導致時序問題。高溫會導致線路延遲過高，從而降低電路速度。我們從代工廠那裡聽說，熱是世界的中心。”

熱量和工藝變化可能是獨立的問題，也可能是彼此問題的乘數。無論如何，它們可能會級聯，需要有遠見才能解決。西門子EDA公司Calibre 設計解決方案物理驗證產品管理高級總監Michael White 表示：「這些問題可能有點正交。解決熱量問題必須在更宏觀的層面上進行。如果我遇到熱量問題，最簡單的第一步就是更改平面圖。最壞的情況下，如果我開始沒有選擇，我必須更改封裝。如果我可以左移，我就能儘早弄清楚這些問題。

目前，3D-IC 面臨的最大挑戰是熱致翹曲。翹曲已從偶然問題變為持續問題，因為高度堆積的異質材料組態會導致溫度升高，並且需要複雜的熱係數建模以避免產量損失。此外，基板更薄，這降低了基板將熱量傳遞輸出裝置的能力。

「大約一年前，沒人談論熱致翹曲和應力分析，」 Cadence產品管理總監Melika Roshandell 說道。 「由於3D-IC，這方面的問題開始出現。設計對熱的影響越來越大，尺寸也越來越小、越來越薄，這對翹曲產生了很大的影響。會議上的熱門話題是熱，但現在是熱致翹曲。

Lin 表示，中介層尺寸的增大也加劇了這個問題。 「如今的3D IC 中介層已經變得更大，可能從2,000 到5,000 平方毫米不等。因此，翹曲變得如此之大，以至於無法再忽略。之前翹曲大約為5nm 左右，但對於大型中介層來說，翹曲甚至可能更高。

機械應力是先進設計的另一個不可避免的結果，它增加了3D-IC 多物理場的擔憂。西門子EDA 公司Calibre nmDRC 應用產品管理總監John Ferguson 表示：「機械應力問題與熱問題密切相關。隨著溫度升高，導線會變形，從而改變機械應力。具體來說，主要擔心的似乎在於凸塊。我們是否獲得了良好的黏著性和凸塊清晰度，從而能夠正確且充分地形成歐姆接觸？ ，那麼你必須保證兩面都是平面的，否則就有出現氣隙或其他形式間隙的風險。

新增TSV也成為一個問題。 「你要挖出大洞，然後用其他材料填充它們，」Ferguson 解釋道。 「如何在不引起某種形式的翹曲的情況下做到這一點並不容易。這一切都取決於你在開始時如何控制晶片工藝，以確保它們儘可能平坦。下一步是小心堆疊東西的方式。 ，以及製造、化學機械拋光工藝，以及它們的調整程度。有些情況下，一個晶片會故意懸在另一個晶片之上。

情況已經變得如此糟糕，以至於影響到了基本優先事項。 Cadence 的Roshandell 表示：「SoC 設計師只關心三件事——功率、性能和面積——但熱問題正在成為第四個問題。過去所有的PPA 都在向PPA-T 轉變。」「你的效能越來越高。 ，你還必須關心訊號完整性、電源完整性、翹曲和其他熱問題是全域問題的事情。 PCB，然後說，「我的封裝沒問題，所以我不用擔心其他事情。 「你在進行熱分析時必須考慮整個設計。這就是為什麼任何工程師都必須著眼於整個問題，然後進行熱分析。為此，尤其是在3D-IC 中，您需要工具具有很大的容量，以便能夠在不進行簡化的情況下讀取整個設計。性問題，您需要一個能夠在設計的最早階段進行分析的工具。

如果熱分析不夠早，可能會出現問題。許多裝置使用PVT 感測器來檢測過熱，然後根據需要採用熱節流。西門子的懷特說：“晶片上分散的熱感測器可以監測局部溫度。如果頂部局部溫度過高，它們就有能力減慢局部時鐘。”

然而，這種解決方案是以犧牲性能為代價的，這使得裝置缺乏競爭力。 「[熱節流] 並不能解決問題，」Ansys 半導體部門產品行銷總監Marc Swinnen 說。 「它檢測到問題，然後付出代價來修復它。名義上無法達到額定性能，因為晶片會不斷升溫並自我節流，所以成本非常高，而且它表明我們未能預測到這個問題。它出現了，現在我們付出代價來降低功耗，但這不是你想要的。

EDA 專家繼續強調，預測並減少問題的答案是左移。儘早理解和修復潛在問題要好得多。

「以前，設計師設計IC，一切完成後，再傳送給分析工程師。但現在這種方式已經行不通了，尤其是在3D-IC 領域，」Roshandell 說。 「你必須從第一天就開始進行設計和分析，這樣如果你需要更改設計中的任何內容，就可以立即解決。我們之前的一些權宜之計，例如增加風扇和散熱器，現在都行不通了，因為熱傳遞速度太快，等到你到達散熱器或液體冷卻時，你已經處於熱失控狀態。就可以找到解決方案。

不應低估改變傳統工作流程的挑戰。鑑於人性，改變往往很難。設計師和公司可能沒有意識到改變長期存在的工作流程的成本和時間優勢。可能需要進行一些艱難的經濟分析才能說服懷疑論者，儘管向左轉變最初會帶來破壞性影響，但從長遠來看將更具成本效益。

「左移就是為了讓設計師更有效率，」懷特說。 「我們說服人們採用這種做法的方法是向他們展示，雖然今天做某事需要幾個小時，但只需幾分鐘就可以完成。而且在幾分鐘內完成之後，它會比使用傳統方法乾淨得多。

左移可以幫助建立更穩健、更可靠的設計，但使用正確的工具，它還可以透過減少迭代次數來幫助整個設計過程加快速度。 「如果你儘早開始進行熱可行性分析，它會讓你知道你的佈局問題會在那裡，」懷特說。 「所以你甚至可以在正確佈局之前更改你的佈局。如果你在最終封裝之前不考慮熱問題，並且你已經完成了每個IC 的物理佈局，那就太晚了。”

熱量和變化引起的問題不再只是短期問題。可靠性現在是多個市場的主要問題，晶片用於關鍵應用，並且預計使用壽命更長。提高可靠性的最佳選擇是提前規劃，並儘可能建立冗餘和彈性。

「許多可靠性只是基本的統計資料，」 Synopsys EDA 集團傑出架構師Rob Aitken 在接受採訪時表示。 「假設某個特定事件有發生的可能性。當我們進入較低的節點時，裝置會更多，這意味著發生某事的機率會更高。如果你有一個有500 億個電晶體的晶片，那麼就有50 個地方可能發生十億分之一的事件。

依賴TSV 來幫助進行熱管理也可能會增加可靠性問題。 「矽片中最大的可靠性故障點之一是通孔，」Swinnen 說。 “這些傳統上都是故障點。”

簡而言之，曾經可以被忽視的問題現在已成為突出的問題，而提高認識是預防的最佳手段之一。

嘗試解決熱問題最終可能會推動行業向左轉變並重新思考活動孤島。

Ansys 首席產品經理Suhail Saif 表示：「當我們拜訪客戶時，我們最終會與許多各自為政的不同團隊進行交談。我們建議他們，為了更有效率、更早、以最低成本成功簽發晶片，他們需要合作。從他們的角度來看，這很難做到，但這些先進的效果讓他們比以前更加努力。會對另一方產生連鎖反應，反之亦然。 。

最終，這些問題的答案最有可能來自人類的合作，以及材料科學或物理學。 Cadence 的Roshandell 指出：「從晶片設計師一直到最終產品，孤島正在發生重大變化。」「人們使用相同的資料庫進行分析，而晶片設計師提供資料庫。我們看到行業發生了很大變化，人們在同一個資料庫中一起工作。 （半導體產業觀察）

彙整鉅亨號中所有使用「3D-IC」關鍵字，所發布的內容 (依照時間排序，最新在前，舊的在後)`

TEL 展望未來十年的晶圓鍵合：3D 晶片正從"兩片拼"走向"四片疊"

3D晶片的挑戰