在日前舉辦的「IMW 2025」上，三星電子關於下一代DRAM 和下一代NAND 快閃記憶體的演變。在DRAM部分，三星首先回顧了DRAM單元多年來的演變。在1990 年代，平面n 溝道MOS FET 是單元選擇晶體管（單元晶體管）的標準。然而，進入21世紀，短溝道效應和關斷漏電流已變得無法忽視。一種在不縮短溝道長度的情況下使橫向（水平）方向微型化的晶體管結構被設計出來並被用於DRAM單元晶體管。隨著光刻技術的不斷縮小，DRAM單元的面積可以不斷縮小。與此同時，DRAM 單元陣列佈局在2010 年代得到了改進。 DRAM單元的尺寸是根據設計規則（或最小加工尺寸）“F：特徵尺寸”進行比較的。原則上，可能的最小單元是2F（垂直尺寸）x 2F（水平尺寸）= 4F2，但這極難實現。2010年代，透過改進DRAM單元陣列的佈局，單元面積從傳統的「8F2」縮小到「6F2」。即使加工尺寸相同，單元面積也減少了25%。這種「6F2」佈局至今仍是大容量DRAM所使用的標準。圖註：DRAM 單元的演變 （1990 年代至2030 年代）在「6F2」佈局中，透過將字線和溝道嵌入到襯底中，單元晶體管的面積得以減小。源極和漏極水平（橫向）佈局。單元晶體管的垂直結構從襯底側開始依序為字線（WL）、溝道、位線觸點（BLC）、電荷儲存節點觸點（SNC）、位線和單元電容器。字線間距為2F，位元線間距為3F。10nm代（1X代及以後）的DRAM單元基本上維持上述結構，但透過改進電容結構、字線材料等延續了七代，依序稱為「1X→1Y→1Z→1A→1B→1C→1D」代。不過，下一代「0A」世代（10nm以下第一代）將無法維持「6F2」佈局，將有很大機會轉向「4F2」佈局。10nm 以下DRAM ，如何實現實現「4F2」佈局的單元晶體管的基本結構是溝道垂直排列的結構。它被稱為“VCT（垂直溝道晶體管）”。位線、溝道（側面有字線）和電容器從基板側垂直排列。圖註：DRAM 單元陣列佈局架構和垂直通道晶體管的範例。左上為「6F2」佈局，右上為「4F2」佈局。左下角是三星發明的VCT（垂直通道晶體管）結構的範例（稱為「S2CAT：自對準2間距單元陣列晶體管」），右下角是用透射電子顯微鏡（TEM）觀察到的原型單元陣列的橫截面圖像。實現更高記憶體密度的嘗試是三維DRAM（3D DRAM）。通過垂直堆疊水平較長的DRAM 單元（一端有位線，中間有通道，另一端有電容器）來增加內存容量。圖註：三維動態隨機存取儲存器（3D DRAM）的原型。這是由三星構思並製作的原型。它們被稱為“VS-CAT（垂直堆疊單元陣列晶體管）”。左圖顯示了用透射電子顯微鏡(TEM) 觀察到的原型DRAM 單元陣列的橫截面。左上角顯示3D 堆疊晶體管和電容器，左下角顯示位元線提取結構（階梯式），右側顯示字線和通道的橫截面（一個通道夾在兩條字線之間）。右側的結構圖展示了透過堆疊儲存單元陣列和外圍電路來減少矽面積的想法。將儲存單元陣列晶圓（Cell WF）與周邊電路晶圓（Core/Peri. WF）鍵合在一起。3D NAND快閃記憶體超越極限從這裡開始，將收官對有關NAND閃存（以下簡稱“NAND閃存”）的介紹部分進行簡單說明。自上世紀90年代中期開始實用化的NAND快閃記憶體（平面NAND快閃記憶體）已經經歷了密度和小型化的極限。最初，記憶容量和密度主要透過小型化來增加，但到2010 年代初，小型化已經達到了極限。這是因為，即使存在被認為具有最高絕緣性能的氣隙，也無法再抑制相鄰單元（單元晶體管）之間的干擾，並且單元可以儲存的電荷量已減少到無法再防止幹擾的程度。圖註：NAND快閃記憶體的演變（1990年代至2030年代）當時的突破（突破限制的手段）就是3D 化。作為NAND快閃記憶體基本電路的單元串（一系列單元晶體管）已從水平方向轉換為垂直方向。結果，單元可儲存的電荷量大大增加，相鄰單元之間的干擾大大減少。此外，該公司還利用三維NAND快閃記憶體（3D NAND快閃記憶體），成功實現了傳統半導體儲存器難以實現的「多值儲存」成為標準規格，即在一個單元中儲存三位資料。垂直單元串透過增加堆疊單元晶體管的數量，快速增加了密度和容量。 2010 年代初期的產品有32 層。到2020 年代中期，它已發展到300 多層，高度約為原始高度的十倍。此外，將儲存單元陣列堆疊在外圍電路上方（CuA：CMOS under Array）的佈局已投入實際使用，從而減少了矽片面積。與此同時，3D NAND快閃記憶體面臨著與其前身平面NAND快閃記憶體類似的挑戰。隨著堆疊的增加，形成單元串溝道的孔變得更深，使得蝕刻更加困難。為了緩解這個問題，單元晶體管的柵極（字線）和字線之間的絕緣膜已經逐漸變薄。這會增加同一單元串中相鄰單元之間的干擾，並減少可累積的電荷量。此外，構成單元串通道的孔（儲存孔）之間的間距也逐漸縮小，有助於提高儲存密度。這增加了相鄰單元串之間的干擾。為瞭解決這個問題，人們嘗試用電荷陷阱單元中的鐵電膜來取代作為柵極絕緣膜的氮氧化物(ONO) 膜。電荷陷阱法是透過在ONO膜的捕獲能階中積累電荷（主要是傳導電子）來決定邏輯值（1bit的「高」或「低」）。鐵電薄膜的邏輯值由極化方向決定，而不是由電荷決定。透過在單元晶體管中使用鐵電膜，可以實現降低編程電壓和抑制閾值電壓波動等效果。這兩者都有助於減少小區之間的干擾。在單元等級上也已確認可以支援“多值儲存”，即將單元晶體管的閾值電壓從兩個值增加到八個值（3 位元）或16 個值（4 位元）。圖註：將鐵電薄膜應用於NAND 快閃記憶體單元晶體管的嘗試範例。最左邊的圖像（a）是包含鐵電膜（Ferro）的絕緣膜的橫截面圖像（通過TEM）。中心（b）是將鐵電薄膜納入類似於NAND 閃存的圓柱形結構的單元晶體管的橫截面圖像（TEM）。最右邊（c）顯示了閾值電壓以16種不同的方式變化時的測量結果（相當於4位元/單元）DRAM 和NAND 快閃記憶體都面臨著許多阻礙其未來發展的挑戰。三星在主題演講中提到的只是其中的一部分。我希望能夠找到解決這些問題和其他問題的解決方案，並且希望進步能繼續下去。更多技術分享在演講中，來自全球的企業和專家對DRAM和NAND的未來做了豐富的分享。例如imec首次公佈純金屬柵極技術，可將層間距縮小至30nm，同時確保3D NAND快閃記憶體的可靠性。鎧俠也分享了其多級編碼技術，該技術可實現閃存的高速隨機存取。應用材料公司開發出一種快速外延生長3D NAND的Si溝道的技術。除了3D NAND，GLOBALFOUNDRIES還將展示相容於28nm HKMG CMOS邏輯的分柵嵌入式閃存技術。他們演示了一個34Mbit嵌入式閃存巨集的原型。在「DRAM」領域，開發3D儲存器技術的創投公司NEO Semiconductor將講解與3D NAND結構類似的3D DRAM技術「3D X-DRAM」。記憶體供應商Macronix International 將展示一種改進的3D DRAM 技術，該技術由兩條水平字線、一條垂直位線和柵極控制閘流體組成。半導體能源實驗室(SEL) 透過使用氧化物半導體單晶片平面FET 和垂直通道FET，製造出了原型1M 位元3D DRAM。在「鐵電儲存器」領域，美光科技講解了其高性能、長壽命鐵電儲存器的材料工程技術。佐治亞理工學院將描述一種非揮發性電容器的製造工藝，該工藝能夠實現鐵電電容器的小信號無損讀出。 GLOBALFOUNDRIES 也討論了互補FeFET 儲存器中發生的電荷捕獲問題，該儲存器旨在嵌入CMOS 邏輯。在「電阻式儲存器/交叉點」領域，清華大學將展示相容於40nm高壓CMOS工藝的3.75Mbit嵌入式電阻式儲存器宏。此外，旺宏國際開發了AsSeGeS和GeN異質結構，優化了交叉點儲存器中使用的OTS選擇器的效能。 （半導體產業觀察）