晶片設計越來越先進，但“一次做對”反而變得更難了。

近日，西門子 EDA 與 Wilson Research Group 發佈《2026 功能驗證研究》。在參與調查的 IC/ASIC（積體電路 / 專用積體電路）項目中，只有 5% 實現了第一版晶片流片後便達到預期，無需通過新的版本修正關鍵問題。而在 2024 年，這一比例還有 14.4%。

也就是說，絕大多數調查項目在真正進入量產之前，都經歷了不止一次流片，而且相比往年資料，成功率還有所下降。問題究竟出在那裡？

需要驗證的，已經不只是一顆晶片

最直接的一個原因，是現在的晶片結構越來越複雜。電晶體數量更多、設計規模更大、研發周期更緊，驗證團隊需要在流片前排查的錯誤自然也越來越多。過去很多年，半導體行業其實一直在應對這樣的變化。設計規模不斷擴大，模擬、形式驗證、硬體模擬等工具也同步升級，驗證方法越來越成熟。

但西門子認為，這一次的問題有些不同，今天變化的不只是複雜性的“數量”，還有複雜性的“類型”。

傳統晶片驗證很大一部分工作集中在硬體本身。工程師需要確認 RTL（暫存器傳輸級）設計有沒有邏輯錯誤，各個模組能否按照規格運行，介面、時序等是否正常。

如今的高性能晶片卻越來越接近一個完整的計算系統。

2026 年的調查顯示，97% 的 IC/ASIC 項目至少包含一個嵌入式處理器。尤其是在 CPU、GPU 和 AI 加速器等晶片中，一顆 SoC（片上系統）往往同時包含多個處理器核心、加速器、記憶體控製器和高速互聯，還要運行韌體、驅動程式、作業系統乃至真實應用。

這帶來了一個重要變化，每一個部分單獨正確，不等於整顆晶片一定正確。

一個硬體模組可以通過驗證，介面協議可以符合標準，軟體也可以正常啟動，但當所有部分真正組合到一起，在高負載、低功耗切換、異常恢復等具體場景下執行階段，仍然可能出現新的問題。

例如，軟體在某一時刻訪問硬體暫存器，可能恰好碰上晶片進入另一種電源狀態；多個處理器和 AI 加速器同時訪問記憶體時，可能出現此前沒有覆蓋到的並行行為；安全機制、復位邏輯和韌體之間，也可能因為各自對系統狀態的假設不同而產生衝突。

這些問題很難被歸入一個單獨的模組。西門子的調查也反映出這種變化。邏輯和功能錯誤仍然是 ASIC 重新流片的重要原因，但韌體、安全、功能安全、功耗、時鐘和時序等問題也開始成為重新設計的來源。研究團隊因此提出，今天真正需要回答的問題，可能已經不再只是“功能驗證做得夠不夠好”，而是需要驗證的範圍，是否擴張得比原來的驗證體系更快。

這也是為什麼晶片公司越來越早地把軟體帶進驗證階段。全球主要 EDA 廠商 Synopsys近期在介紹 AI 晶片驗證時提到，在晶片製造出來之前，工程團隊已經需要運行完整的作業系統、驅動、中介軟體和實際應用負載，並在數十億門規模的設計上執行長時間測試。另一家 EDA 巨頭 Cadence同樣把硬體與軟體聯合驗證、提前啟動作業系統和應用，作為大型 SoC（片上系統）流片前的重要工作。

圖｜Synopsys 的硬體輔助驗證平台。面對數十億門規模的 AI 晶片，工程團隊會借助硬體模擬和原型驗證系統，在晶片製造前運行軟體和實際工作負載。（來源：Synopsys）

過去更多是在回答“這段硬體設計有沒有錯”，現在則越來越需要回答“整套系統在真實條件下能不能持續正確運行”。

驗證範圍擴大，代價自然是時間。西門子調查顯示，功能驗證平均已經佔到 IC/ASIC 項目總開發時間的 49%，幾乎吃掉整個研發周期的一半。與此同時，驗證使用的工具和環境也已經從傳統硬體設計擴展到韌體、C/C++、Python、硬體模擬、原型驗證、雲端運算等多個環節。

因此，5% 的首版成功率並不能簡單理解成“工程師越來越容易犯錯”。更準確地說，是流片前需要證明正確的東西越來越多，而很多風險恰好出現在過去彼此分開的領域之間。

針對這份研究，9 月 17 日，一名前英特爾工程師、FlowAccel 創始人 Joel Jorgensen發表了一篇評論文章進行回應和補充。

相比“為什麼驗證越來越難”，他更關心另一個問題：既然驗證已經佔到晶片項目接近一半的開發周期，這些時間究竟有多少真正用於發現晶片本身的問題，又有多少其實耗在了等待資料、人工檢查、工具切換、團隊交接等工作流程中。

Jorgensen 的判斷來自他過去在英特爾參與晶片開發的經歷。他曾負責英特爾一個新的 NAND 快閃記憶體項目。第一批晶片回來之後，產品本身可以正常讀寫和擦除，但團隊原計畫 5 周完成的下一階段工作，最終晚了 3 周。

復盤後，他們發現瓶頸並不在某個難以解決的晶片缺陷，而在整個驗證流程。項目在流片前的開發階段，每個重要節點之間相隔數月，因此完成一輪資料處理和驗證花 7 天並不會構成嚴重問題。但進入流片後的快速迭代階段，同樣的流程需要連續跑 3 次，光驗證就消耗了 21 天。過去可以接受的工作節奏，在新的項目階段變成了瓶頸。

隨後團隊重新設計流程，減少人工稽核，增加自動化，同時重新安排伺服器和軟體許可證資源，最終把一次驗證周期從 7 天壓縮到約 3.5 天。此後連續 10 個版本，都能按原定的 5 周周期完成。

Jorgensen 把這類問題稱為“workflow defects”，也就是工作流程缺陷。

資料應該周二到，卻周四才拿到；上游團隊給出的資料版本不對；工具更新以後，工程師還沒有建立新的使用流程；一個缺陷記錄描述不清，偵錯人員只能停下來重新確認資訊。這些問題本身不是晶片 bug，卻一樣會消耗工程師和計算資源。

儘管這一觀點不能用來解釋全部的首版流片失敗。但兩份材料放在一起，指向了同一個變化——現代晶片開發的複雜性，正在從晶片內部向整個研發系統蔓延。

晶片裡包含越來越多處理器、軟體和異構計算單元，驗證需要跨越的領域隨之增加；而驗證本身又涉及越來越多團隊、工具和資料流。過去只需要把一個個模組分別驗證正確，現在還需要確認它們組合起來之後依然正確，同時讓整個工程流程能夠跟得上這種複雜度。 (問芯)

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只有5%的晶片能一次流片成功，問題出在那？