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詳解半導體先進封裝行業，現狀及發展趨勢！
導 讀
在以人工智慧、高性能計算為代表的新需求驅動下，先進封裝應運而生，發展趨勢是小型化、高整合度，歷經直插型封裝、表面貼裝、面積陣列封裝、2.5D/3D封裝和異構整合四個發展階段。
典型封裝技術包括：1）倒片封裝（Flip-Chip）：晶片倒置，捨棄金屬引線，利用凸塊連接；2）扇入型/扇出型封裝（Fan-In/Fan-Out）：在晶圓上進行整體封裝，成本更低，關鍵工藝為重新布線(RDL)；3）2.5D/3D封裝：2.5D封裝中晶片位於硅中介層上，3D封裝捨棄中介層，進行多晶片堆疊，在基板上方有穿過晶片的硅通孔（TSV）；4）SiP封裝：將多個子晶片異構整合，縮短開發時間、提高良率；5）Chiplet：多顆具有單一特定功能的小芯粒異構組裝，具備成本優勢。
全球先進封裝市場規模有望從2022年378億美元上升至2026年482億美元，CAGR約為6.26%。其中，3D堆疊CAGR高達18%，市場規模有望在2026年上升至73.67億美元。先進封裝頭部六位玩家市場份額超70%，技術路線由台積電、英特爾、三星等海外領先Foundry和IDM廠主導。
1. 封裝行業現狀與發展趨勢
1.1 先進封裝屬於中道工藝，涉及部分前道工藝與裝置
半導體工藝流程包括前道晶圓製造工序和後道封裝測試工序。前道工序是晶圓製造工序。在前道工序中，晶圓經歷了氧化、塗膠、光刻、刻蝕、離子注入、物理/化學氣相沉積、拋光、晶圓檢測、清洗等一系列步驟，每一步都需要相應的半導體製造裝置。後道工序是封裝測試工序。在後道工序中，尚未切割的晶圓片進入IC封測環節，經歷磨片/背面減薄、切割、貼片、銀漿固化、引線銲接、塑封、切筋成型、FT 測試，每一環節同樣需要相應的半導體封裝裝置與半導體測試裝置。最終得到晶片成品。
傳統封裝已不能滿足以人工智慧、高性能計算為代表的新需求，先進封裝技術應運而生，形成獨特的中道工藝。先進封裝也稱為高密度封裝，具有引腳數量較多、晶片系統較小和高整合化的特點。先進封裝屬於中道工序，包括清洗、濺射、塗膠、曝光、顯影、電鍍、去膠、刻蝕、塗覆助焊、回爐銲接、清洗、檢測等一系列步驟。與傳統的後道封裝測試工藝不同，先進封裝的關鍵工藝需要在前道平台上完成，是前道工序的延伸。
1.2 後摩爾時代，先進封裝打破“儲存牆”與“面積牆”
積體電路沿著兩條技術路線發展，分別是More Moore和More-than-Moore。More Moore代表持續追隨摩爾定律，致力於推動先進製程的發展。這一路線的關鍵策略是通過不斷微縮互補金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor, CMOS）器件的電晶體柵極尺寸，以增加晶片電晶體數量，從而提升晶片性能。目前，量產晶片的工藝製程已發展至3 nm節點。全球範圍內僅有少數企業，如台積電、英特爾和三星，具備10納米及以下節點的製造能力。與More Moore相對應的是More-than-Moore，這一趨勢旨在超越摩爾定律，將發展方向引向多樣化。More-than-Moore採用先進封裝技術，在一個系統內整合處理、模擬/射頻、光伏、能源、感測、生物等多種功能，從而實現了系統性能的全面提升。相對於傳統封裝方式，先進封裝具有小型化、輕薄化、高密度、低功耗和功能融合等諸多優勢，能夠提升性能、拓展功能、最佳化形態、降低成本。
推進摩爾定律成本高昂，先進封裝能夠在不縮小製程節點的背景下，僅通過改進封裝方式就能提升晶片性能。摩爾定律是指積體電路上可容納的電晶體數目，約每隔18-24個月便會增加一倍，器件性能也將提升一倍。近年來，摩爾定律的尺寸微縮趨勢放緩，先進製程已經逼近物理極限，通過邁向更先進的製程提升晶片性能的成本呈指數級增長。如下圖所示，相比於採用45nm節點製造的250平方毫米晶片，採用16nm工藝節點後，每平方毫米的成本增加了1倍以上；而採用5nm工藝後，成本將增加4~5倍。與此同時，先進封裝仍處於相對高成本效益的階段。根據Semi，晶圓製造的裝置投資佔比超過80%，而封裝測試的裝置投資佔比不到20%。儘管先進封裝同樣需要使用光刻、刻蝕、沉積等裝置，但相較於晶圓製造，先進封裝所需的裝置的精度要求低，其裝置價值也相對較低。此外，先進封裝技術目前正處於快速發展階段，未來有較高的改進和降本空間。
“儲存牆”制約算力性能發揮，先進封裝實現近存計算和高頻寬記憶體堆疊，提高傳輸效率。處理器的峰值算力每兩年增長約3.1倍，而動態儲存器的頻寬每兩年增長約1.4倍。儲存器的發展速度遠遠落後於處理器，兩者之間的差距達到1.7倍。此外，日益增長的頻寬需求量也是一個重要瓶頸。資料的爆髮式增長對網路資訊的傳輸速度和容量提出了更高的要求。在過去的幾十年中，序列通訊的速度從1Gb/s增長到100Gb/s，平行通訊的速度從1Tb/s增長至100Tb/s。現有計算平台的架構基於馮·諾依曼的“存算分離”，使得資料需要頻繁在儲存單元和資料單元間搬移。為瞭解決“儲存牆”，業界提出了存內計算和近存計算兩種方法。存內計算是指在儲存單元中嵌入計算單元，實現資料的即時計算，這種計算方式可以大大減少資料搬運，降低能耗，提高計算效率。近存計算則基於2.5D/3D先進封裝技術，實現儲存單元和計算單元的距離的縮短和多個高頻寬記憶體的堆疊，高效地傳輸資料。
積體電路發展受到“面積牆”挑戰，先進封裝Chiplet整合多個小芯粒凸顯良率優勢。擴大晶片面積可以實現更多電晶體的整合，從而提高晶片性能。然而，光刻機的光罩限制了晶片的尺寸，目前最先進的極紫外光刻機的最大光罩面積為858 mm²（26 mm×33 mm）。2020年，輝達發佈A100 GPU晶片，採用台積電7 nm工藝，製造了近似於一個光罩面積的晶片，面積為826 mm²（~25.5 mm×32.4 mm），具有540億個電晶體，逼近晶片面積極限。此外，隨著晶片尺寸的增大，晶片的良率逐漸下降。在工藝成熟的情況下，當晶片面積從213 mm²增至777 mm²時，良率從59%降低至26%，良率的降低將使晶片的成本變得高昂。而先進封裝Chiplet能將大尺寸的SoC晶片按功能拆分為一個個小芯粒，主要功能採用先進製程，次要功能採用成熟製程，再通過封裝技術整合，在採用小晶片的同時實現相近的性能。
1.3 封裝技術持續迭代，發展趨勢是小型化、高整合度
傳統封裝的主要作用包括機械保護、電氣連接、機械連接和散熱。1）機械保護：裸片易碎，容易受到物理性和化學性損壞。半導體封裝的主要作用是通過將晶片和器件密封在環氧樹脂模塑料（EMC）等封裝材料中，保護它們免受物理性和化學性損壞。2）電氣連接：裸片不能直接跟外部電路連接，封裝通過晶片和系統之間的電氣連接來為晶片供電，同時為晶片提供訊號的輸入和輸出通路。3）機械連接：需將晶片可靠地連接至系統，以確保使用時晶片和系統之間連接良好。4）散熱：封裝需將半導體晶片和器件產生的熱量迅速散發出去。在半導體產品工作過程中，電流通過電阻時會產生熱量。半導體封裝將晶片完全地包裹了起來，如果半導體封裝無法有效散熱，則晶片可能會過熱，導致內部電晶體升溫過快而無法工作。
先進封裝在封裝的四大功能的基礎上，還肩負著提升晶片性能的作用。具體而言，先進封裝對晶片的提升作用包括五個方面：一是實現晶片封裝小型化、高密度化、多功能化；二是降低產品功耗、提升產品頻寬、減小訊號傳輸延遲；三是可實現異質異構的系統整合；四是延續摩爾定律，提升產品性能的有效途徑；五是降低先進節點晶片的設計複雜度和製造成本，縮短開發周期、提高產品良率。
封裝技術的發展趨勢是小型化、高整合度，可分為四個階段：1）第一階段（1970年前）：直插型封裝，特點是將電子元器件直接銲接在電路板上，並通過引腳與電路板相連，以雙列直插封裝DIP（Dual In-line Package）為主；2）第二階段（1970-1990年）：表面貼裝，其特點是使用更短更細的引線代替針腳或沒有引腳，將電子元件直接貼上在PCB的表面，然後通過加熱或冷凝的方式將元件固定在電路板上。主要包括小外形封裝SOP（Small Outline Package）、J型引腳小外形封裝SOJ（Small Outline J-leaded）、無引腳晶片載體LCC（Leadless Chip Carrier）、扁平方形封裝QFP（Quad Flat Package）四大封裝技術和針柵陣列PGA（Pin Grid Array）等技術；3）第三階段（1990-2000年）：面積陣列封裝，特點是用體積更小的焊球代替引線，這些球形金屬接觸點分佈在晶片的表面上，形成一種類似於網格的佈局。包括BGA球柵陣列（Ball Grid Array）、CSP晶片尺寸封裝（Chip Scale Package）、倒裝晶片封裝FC（Flip-Chip）等先進封裝技術；4）第四階段（2000年至今）：三維堆疊和異構整合，晶圓級封裝WLP（Wafer Level Package）、系統級封裝SIP（System In Package）、扇出型封裝FO（Fan-Out）、2.5D/3D封裝等先進封裝技術百花齊放。總結來看，每一代封裝技術的本質區別是晶片與電路連接方式的區別，隨著封裝技術的發展，實現了連接密度和傳輸速率不斷提高。
2. 典型封裝技術
2.1 單晶片封裝
2.1.1 倒片封裝（Flip-Chip）：晶片倒置，利用凸塊連接
倒片封裝捨棄金屬引線，利用凸塊（bumping）連接。傳統的引線鍵合方法採用細金屬線進行連接，通過熱、壓力和超聲波能量，將金屬引線與晶片焊盤以及基板焊盤牢固銲接，實現了晶片與基板之間的電氣互連和晶片之間的資訊傳遞。這一過程中，金屬引線在銲接的過程中起到了關鍵作用，通過引線實現了有效的電連接。引線鍵合廣泛應用於射頻模組、儲存晶片以及微機電系統器件封裝。而倒裝封裝捨棄引線，在晶片頂側形成焊球，然後將晶片翻轉貼到對應的外部電路的基板上，利用加熱熔融的焊球實現晶片與基板焊盤結合。這種封裝技術通常被廣泛應用於高性能處理器（如CPU和GPU）、晶片組（Chipset）以及其他要求高密度互連和緊湊尺寸的積體電路封裝。
倒片封裝與引線鍵合在工藝的不同之處在於：1）倒片封裝將晶片倒置，晶片正面倒扣在基板上；2）倒片封裝捨棄金屬引線，利用凸塊連接，需要進行凸塊鍵合。
與傳統的引線鍵合相比，倒裝晶片具備眾多優勢：1）更高的連接密度：傳統的引線鍵合方法只有外部邊緣用於連接，而倒裝封裝可以充分利用整個晶片表面區域進行互聯。倒裝晶片面陣列凸點能夠提供更多的輸入輸出管腳，實現更高的傳輸速度和更低的延遲時間，適用於高功率積體電路封裝。2）更短的互聯距離：倒裝晶片之間的電氣連接不再依賴於傳統的引線，而是通過焊點直接接觸，減少了訊號傳輸時的電阻、電感，降低訊號延遲。3）更小的封裝尺寸：倒片封裝可以實現更小的封裝尺寸，因為倒裝晶片採用平行工藝，晶片之間的連接不再依賴於引線，而是通過焊點直接接觸，減少了封裝面積和體積。4）更高的散熱效率：倒片封裝可以實現更高的散熱效率，因為倒裝晶片不採用塑封封裝，使得晶片背面可以進行有效的冷卻，提高散熱效率。5）更高的可靠性：倒片封裝可以避免引線鍵合過程中出現的引線斷裂、彎曲、錯位等問題，通過環氧填充確保了封裝的可靠性和耐久性。
倒片封裝的關鍵工藝是Bumping。凸塊是定向生長於晶片表面，與晶片焊盤直接相連或間接相連的具有金屬導電特性的凸起物，按材質可分為金凸塊、焊球凸塊、銅柱凸塊。主流的凸塊工藝均採用圓片級加工，即在整片圓片表面的所有晶片上加工製作凸塊，常用方式有蒸發方式、印刷方式和電鍍方式。焊球電鍍凸塊的工藝流程為：首先，採用濺射或其它物理氣相沉積的方式在圓片表面沉積一層Ti/Cu作為電鍍所需種子層；其次，在圓片表面旋涂一定厚度的光刻膠，並運用光刻曝光工藝形成所需要圖形；然後，圓片進入電鍍機，通過控制電鍍電流、時間等，從光刻膠開窗圖形的底部開始生長並得到一定厚度的金屬層作為UBM；最後，通過去除多餘光刻膠、UBMEtching及回流工藝實現電鍍凸塊製作。
2.1.2 扇入型/扇出型封裝（Fan-In/Fan-Out）：在晶圓上進行整體封裝，成本更低
晶圓級封裝（Wafer-Level Packaging, WLP）是一種直接在晶圓上完成封裝的技術。晶圓級封裝與傳統封裝的區別在於，傳統封裝先將成品晶圓切割成單個晶片再封裝；晶圓級封裝在晶片還在晶圓上時就進行整體封裝，封裝完成再進行切割分片。晶圓級封裝具備以下優點：1）成本更低：晶圓級封裝的成本相對較低，因為批次性處理方式使得成品晶圓能夠一次性全部封裝。2）體積更小：晶圓級封裝把整個晶片作為一個整體進行封裝，此外，晶圓級封裝通常採用無引腳或極少引腳的形式，進一步減小封裝體積。
晶圓級封裝可分為兩大類型：扇入型WLCSP（Fan-In Wafer Level Chip Scale Package, Fan-In WLCSP）和扇出型WLCSP（Fan-Out Wafer Level Chip Scale Package, Fan-Out WLCSP）。在扇入型WLCSP中，封裝尺寸與晶片本身尺寸相同，封裝布線、絕緣層和錫球直接位於晶圓頂部。扇出型WLCSP在封裝後的尺寸大於晶片本身尺寸，是指先對晶圓進行切割再封裝，切割好的晶片排列在載體上，晶片與晶片之間的空隙用環氧樹脂模塑料填充，重塑成晶圓。然後，這些晶圓將從載體中取出，進行晶圓級處理，並被切割成扇出型WLCSP單元。
扇入型WLCSP具備如下優點：1）尺寸最小化：扇入型封裝實現了尺寸的最小化，最終的二維平面尺寸與晶片尺寸相同；2）工藝成本低：無需基板和導線等封裝材料，因為錫球直接固定在晶片上；3）生產效率高：封裝工藝在晶圓上一次性完成。但扇入型WLCSP也存在一些侷限。由於採用硅晶片作為封裝外殼，扇入型封裝的物理和化學防護性能相對較弱。在封裝尺寸上，如果封裝錫球的陳列尺寸大於晶片尺寸，將無法進行封裝。此外，如果晶圓上的晶片數量較少或生產良率較低，則扇入型WLCSP的封裝成本要高於傳統封裝。扇入型封裝常用於低I/O數量（一般小於400）和較小裸片尺寸的工藝中。
扇出型WLCSP是對扇入型封裝的改進，具備如下優點：1）提高I/O數量：扇入型的封裝錫球均位於晶片表面，而扇出型的封裝錫球可以延伸至晶片以外。2）防護性能更強：扇出型封裝受填充的環氧樹脂模塑料保護。
WLP工藝流程的關鍵工藝為重新布線(RDL)。首先，塗覆第一層聚合物薄膜，以加強晶片的鈍化層，起到應力緩衝的作用。聚合物種類有光敏聚酰亞胺（PI）、苯並環丁烯（BCB）、聚苯並惡唑（PBO）。其次，重布線層（RDL），對晶片的鋁/銅焊區位置重新佈局，使新焊區滿足對焊料球最小間距的要求，並使新焊區按照陣列排布。光刻膠作為選擇性電鍍的範本以規劃RDL的線路圖形，濕法蝕刻去除光刻膠和濺射層。然後，塗覆第二層聚合物薄膜，使圓片表面平坦化並保護RDL層。在第二層聚合物薄膜光刻出新焊區位置。隨後，凸點下金屬層（UBM），採用和RDL一樣的工藝流程製作。最後，為植球步驟，焊膏和焊料球通過掩膜板進行精準定位，將焊料球放置於UBM上，放入回流爐中，焊料經回流融化與UBM形成良好的浸潤結合，達到良好的銲接效果。
2.2 多晶片封裝
2.2.1 2.5D/3D封裝：多層晶片堆疊，AI驅動下HBM需求大增，CoWoS產能成為算力關鍵卡口
2.5D封裝和3D封裝的區別在於是否有硅中階層（Si Interposer）。在2.5D封裝中，所有晶片和被動元器件均在基板平面上方，至少有部分晶片和被動元器件安裝在中介層上，中介層通常作為一個載體，承載著各種電路元件和介面。而3D封裝捨棄中介層，直接在晶片上打孔和布線，電氣連接上下層晶片。所有晶片和被動元器件器件均位於基板平面上方，晶片堆疊在一起，在基板平面的上方有穿過晶片的硅通孔（TSV），在基板平面的下方有基板的布線和過孔。
2.5D/3D封裝的關鍵工藝是硅通孔技術（through silicon via, TSV）。TSV是一種垂直互連技術，其概念由威廉·肖克利於1958年首次提出，是指連接硅晶圓兩面並與硅襯底以及其他通孔絕緣的電互連結構。TSV的尺寸通常在10μm×100μm和30μm×200μm之間，開口率介於0.1%~1%。與傳統平面互連相比，TSV能夠縮短互連長度、減小訊號延遲、降低寄生電容和電感，實現晶片間低功耗和高速通訊，同時增加寬頻並實現封裝的小型化。TSV目前主要應用於晶片三維堆疊、硅轉接板等領域。硅轉接板是晶片和有機基板的中間層，分為無源和有源兩類，其中無源轉接板僅包含金屬互連層，而有源轉接板則可整合供電、片內部網路絡通訊等功能。
根據TSV被製作的時間順序，有3種類型的TSV工藝。分為先通孔工藝（Via First）、中通孔工藝（Via Middle）和後通孔工藝（Via Last），分別指TSV製作在晶圓製作工藝中的前、中或後段。
Via First是指在器件（如MOSFET器件）結構製造之前，先進行TSV結構的通孔刻蝕，孔內沉積高溫電介質（熱氧沉積或化學氣相沉積），然後填充摻雜的多晶硅。多餘的多晶硅通過CMP去除。
Via Middle常常指在形成器件之後但在製造疊層之前製造的通孔工藝。在有源器件製程之後形成TSV結構，然後內部沉積電介質。淀積阻擋層鈦金屬和銅種子層，然後電鍍銅填充通孔，或通過化學氣相沉積鎢金屬填充通孔。
Via Last包括兩種工藝。正面後通孔工藝是在Back End of Line（BEOL）工藝處理結束後，從晶圓正面形成通孔的一種製造工藝。從概念上講，在晶圓上製造的後通孔工藝與中通孔工藝相似，但是對工藝溫度有進一步的限制（必須小於400℃）。背面後通孔工藝是在BEOL工藝處理結束後，從晶圓背面進行通孔結構的一種製造工藝。首先使用粘合劑將兩個器件晶圓以面對面方式粘合，接下來，將頂部晶圓減薄，將TSV結構刻蝕至頂部晶圓和底部晶圓上的焊盤，孔內沉積電介質，最後，將金屬沉積到TSV結構中並進行表面金屬層再布線。
HBM使用2.5D/3D封裝技術打破“記憶體牆”制約，成為AI及高性能計算需求下的主流方案。高頻寬記憶體(High Bandwidth Memory, HBM)通過邏輯晶片和多層的DRAM堆疊來實現高速資料傳輸，突破了頻寬瓶頸，成為AI訓練晶片的首選。第一代HBM的架構如下圖所示，由4層DRAM和邏輯晶片堆疊在一起，每層之間通過TSV和微凸點連接。每個HBM有8個通道，每個通道有128個I/O，因此每個HBM有1024個I/O，即合計1024個TSV位於HBM的中間區域。儲存器和處理器通過無源轉接板上的再布線層（RDL）將HBM邏輯晶片的連接埠物理層（Port Physical Layer, PHY）與處理器的PHY相連。HBM的性能較傳統GDDR5更具優勢，GDDR5的頻寬最高可達32 GB/s，而HBM1、HBM2和HBM2的頻寬分別達到了128 GB/s、307 GB/s和819 GB/s。其中，HBM內部的DRAM堆疊屬於3D封裝，而HBM與晶片其他部分合封於硅中介層上屬於2.5D封裝。
HBM的頻寬提升源於堆疊式封裝帶來的高位寬以及I/O速率的提升。1）位寬：HBM的位寬是GDDR5的32倍。視訊記憶體頻寬是指顯示晶片與視訊記憶體之間的資料傳輸速率，頻寬的計算公式為：視訊記憶體頻寬(GB/s) = 視訊記憶體實際頻率(MHz) × 視訊記憶體資料倍率 × 視訊記憶體等效位寬(bit) / 8。GDDR5的頻率可達1750 MHz，採用4倍速率機制，其等效頻率為7000 MHz，但GDDR5內部I/O位寬僅32 bit；相比之下，HBM的頻率為500 MHz，採用2倍速率機制，等效頻率為1000 MHz，但HBM內部I/O位寬高達1024 bit，將頻寬提升至128 GB/s。HBM之所以能實現32倍於GDDR5的I/O位寬，是因為它採用了堆疊式設計，通過TSV堆疊方式將DRAM裸片垂直堆疊放置，從而實現在相同底面積上佈置了數倍的DRAM顆粒，以達到更高的I/O數量。2）I/O速率：在數值上，視訊記憶體速率和視訊記憶體頻率是相等的，使頻寬計算公式簡化為：視訊記憶體頻寬(GB/s) = 視訊記憶體資料速率(Gbps) × 視訊記憶體等效位寬(bit) / 8。這是因為視訊記憶體速率表示每秒傳輸的資料位數，單位為bps (bits per second)。視訊記憶體頻率以MHz為單位，頻率單位赫茲的本質就是，描述了單位時間內完成周期性變化的次數。因此，在數值上，視訊記憶體速率和視訊記憶體頻率是相等的。根據JEDEC固態技術協會發佈的HBM3標準，HBM3定義高達6.4 Gb/s的資料速率，堆疊中的DRAM晶片數量（四到十六個）及其具體容量（每堆疊4 GB到64 GB）不等，計算得到初始HBM3堆疊可提供每堆疊819GB/s的傳輸頻寬。
HBM堆疊層數增加對晶片間鍵合技術提出更高的要求，關鍵改進是使用混合鍵合替代原來的微凸點鍵合。混合鍵合是一種實現介質層與介質層、金屬與金屬介面無縫隙鍵合的技術，晶片鍵合介面由介質層（通常為SiO2）和金屬（通常為Cu）組成。SiO2介質層為整合單元提供機械支撐與電氣隔離，Cu-Cu鍵合提供晶片間的垂直電氣互連。對於Cu和SiO2混合鍵合結構，首先要對鍵合表面進行電漿或快速原子束表面啟動處理，之後進行直接鍵合，最後進行退火處理。退火在增強SiO2-SiO2鍵合強度的同時，也促進了Cu晶粒的生長和擴散以實現Cu-Cu鍵合。海力士計畫將混合鍵合技術應用於下一代HBM4產品，混合鍵合技術可以大幅縮小電極尺寸，從而實現更高的I/O密度，同時可以顯著縮小晶片之間的間隙，減少產品厚度。
混合鍵合的主要優點包括：1）縮小互聯間距：它可以實現超細間距的晶片互連，比傳統微凸點連接提高了10倍以上。超細間距的連線將增加布線的有效使用面積，增加通道數量，並實現資料處理串平行轉換，簡化I/O連接埠電路，增巨量資料傳輸頻寬。2）降低訊號延時：它可以實現晶片之間的無凸點互連通訊，取消微凸點連接，進一步降低通道的寄生電感性和訊號延時。3）減薄晶片厚度：混合鍵合可以實現超薄晶片的製備，通過晶片的減薄可以大幅降低晶片的厚度和重量，並進一步提升互連頻寬；4）提高鍵合可靠性：混合鍵合還可以提高鍵合的可靠性，通過分子尺度的銅-銅觸點融合和二氧化硅-二氧化硅的分子共價鍵連接，大幅提高了介面鍵合力，增強了晶片對環境的適應性。
HBM的高密度連接和短互聯間距，要求台積電的CoWoS封裝技術。CoWoS是台積電於2012年研發的一種2.5D整合封裝技術，可分為CoW和oS兩步，CoW（chip on wafer）是將計算核心、I/O die、HBM等晶片封裝在硅中介層上；然後再把CoW晶片整體封裝在基板（Substrate）上，即oS（on substrate）環節。CoWoS可以節省空間，實現HBM所需的高互聯密度和短距離連接；還能將不同製程的晶片封裝在一起，在滿足AI、GPU等加速運算的需求的同時控製成本。目前所有先進的AI計算晶片都使用HBM，而幾乎所有HBM都封裝在CoWoS上。
根據中介層材料的不同，CoWoS有三種變體：CoWoS-S（中介層是Si襯底）、CoWoS-R（中介層由RDL構成）和CoWoS-L（中介層由Chiplet和RDL組成），其中CoWoS-S為量產主要組態。CoWoS-S利用矽片作為橋樑，晶片互聯密度最高；出於成本的考慮，CoWoS-R採用有機轉接板，但也導致晶片互聯密度較低；CoWoS-L將小硅橋安裝在有機轉接板中，僅在晶片連結部分使用矽片，實現鄰近晶片邊緣的高密度連接，生產成本和性能介於CoWoS-R和CoWoS-S之間。
2024年，CoWoS預計為台積電帶來70億美元營收。AI需求驅動下，CoWoS在台積電營收的比重逐漸上升。根據Information Network估計，2022/2023/2024年CoWoS收入佔台積電營收的比例將分別達到7.00%/7.49%/8.21%。以台積電2024年全年營收指引852.37億美元估算，AI將帶來約69.94億美元的CoWoS營收，較2023年同比增長34.69%。
CoWoS的絕大多數需求來自AI。輝達的H100、A100均由台積電代工，並使用CoWoS先進封裝。根據Omdia，2023Q3輝達售出近50萬個A100和H100 GPU，Meta和微軟是最大買家，其次是Google、亞馬遜、甲骨文和騰訊。得益於人工智慧和高性能計算的需求，本財年第三季度，Nvidia在資料中心硬體上獲得了145億美元的收入。龐大的需求量導致CoWoS產能供不應求。除了輝達外，AMD的最新AI GPU產品MI300也匯入台積電的CoWoS（2.5D）和SoIC（3D）的技術。此外，還有一系列ASIC晶片，如英特爾的Habana Gaudi、Google的TPU v5e、亞馬遜的Inferentia和Trainium晶片等。
根據我們的測算，CoWoS封裝的單價為722.08美元/顆，2023年/2024年基於CoWoS的晶片出貨量將達到346萬顆/693萬顆，其中供給輝達的晶片分別為130萬顆/433萬顆。按照12英吋晶圓面積70695 mm²和H100、A100、Epic Genoa、MI300四種AI晶片平均面積980mm²，測算得到每張晶圓上晶片數約72顆。根據Information Network給出的2022年CoWoS月產能為8500片以及前文測算的2022年台積電CoWoS收入，得到單顆晶片CoWoS封裝價格約為722.08美元。而根據DigiTimes的報導，2023年CoWoS年產能約12萬片，2024年將沖上24萬片，其中輝達將取得14.4-15萬片。由於這些晶片多在7nm和5nm節點生產，保守假設良率為40%。我們以輝達2023年和2024年分別取得4.5萬片和15萬片的產能來算，預計輝達出貨量約130萬顆和433萬顆。全體AI晶片出貨量約346萬顆和693萬顆，對應2023年/2024年CoWoS將產生25億美元/50億美元收入。
供需短缺情況將在13個月內得到緩解，非台積供應鏈（non TSMC）有機會受益。台積電已於2023年第二季度開始採取行動擴產，包括將部分InFO產能從龍潭轉移至南科，以便在龍潭轉擴CoWoS產能。2023年7月25日，台積電宣佈擬投資900億新台幣（約206億元人民幣）於竹科轄下銅鑼科學園區新建先進封裝廠，以加速擴產CoWoS產能，預計2026年底建廠完成，2027年開始量產。此外，台積電同時也將部分委外至其他封測廠，聯電、安靠、矽品等均提供產能支援。影響CoWoS擴產的關鍵是裝置交貨時間較長。台積電董事長劉德音在2023年9月6日出席大師論壇專題演講會時稱，CoWoS預期1年半後可100%滿足客戶需求。因此對非台積供應鏈來說，在CoW端接單的窗口期已不足13個月，加上擴產時間考慮，各封測廠商對於擴產態度與規模較為保守。
2.2.2 系統級封裝（SiP）：多個子晶片整合，良率更高
系統級封裝（System In Package, Sip）是指將多個子晶片整合在一個封裝中，從而實現一個基本完整的功能的封裝方式。傳統的摩爾定律主要關注處理器和儲存器的技術發展趨勢，而這些器件可能只佔據整個系統中器件數目的10%。除此之外，系統中還包括電源、天線、過濾器、感測器、驅動電路、轉換電路、開關、電阻和電容等。如果試圖將這些技術整合在單一晶片中，可能會導致性能不佳。因此，業界正在積極開發SiP（系統級封裝）等封裝技術，以實現更好的性能和整合。
SiP封裝技術介於SoC晶片和chiplet封裝之間。系統級晶片SoC（System on a Chip）將不同功能元器件整合在單個晶片，開發時間長、良率低，且各功能模組的納米製程必須相同。系統級封裝SiP（System in a Package）將多晶片異構整合，開發時間較短、良率較高，部分可重複使用。單獨IP整合Chiplet將一類滿足特定功能的小芯粒通過die-to-die內部互聯，各功能模組的納米製程可以不同。
SiP可以採用水平式、堆疊式或嵌入式的封裝方式。從結構上看，SiP可以分為三類，一類是2D封裝結構，其中多個晶片水平排列在基板上，這種結構的封裝面積較大，封裝效率較低，但是工藝相對簡單和穩定。另一類是堆疊封裝，其中晶片垂直疊放，這種結構可以實現高效的封裝，充分發揮SiP的技術優勢，3D SiP的實現需要多種先進的封裝工藝，如晶片堆疊(CoC)、硅通孔(TSV)等，以確保整個系統的可靠性和性能。還有一類是嵌入式封裝，需要使用埋入式基底(Embedded Subtrate)技術。
2.2.3 芯粒（Chiplet）：多顆小芯粒靈活組裝，支援異構整合
Chiplet將晶片劃分為小芯粒，具備靈活性和功能性優勢。Chiplet對需要實現的複雜功能進行分解，然後開發出多種具有單一特定功能的裸晶片，這些來自不同功能、不同工藝節點的裸晶片可相互進行模組化組裝，最終形成一個完整的晶片。這種方法實現了異質整合，為晶片設計帶來了更大的靈活性和可擴展性，有效提升了產品的功能性。當前，Chiplet架構主要應用於伺服器處理器晶片、人工智慧加速晶片、通訊晶片、移動與桌面處理器晶片和晶圓級處理器晶片。
在Chiplet架構中，芯粒之間通過互連介面實現電氣連接。下圖展示了基於Chiplet架構的晶片，該晶片包含三種不同功能的芯粒。這些芯粒通過D2D互連介面進行電氣互連，同時通過硅轉接板和基板進行物理連接。芯粒與硅轉接板之間通過micro bump互連，以支援芯粒間高速訊號的高密度互連。硅轉接板與底部基板之間則通過C4 bump實現互連，用於傳遞電源和外部I/O等功能。
Chiplet具備良率、成本、異構計算優勢，適用於複雜功能的定製化需求。由於Chiplet由多顆芯粒組成，單顆芯粒的面積較小，其良率高。直接設計一整塊SoC的面積較大，可能導致較低的良率，從而帶來高昂的成本。此外，Chiplet技術支援封裝內部的異構整合，可以根據模組功能選擇晶片製程，針對特定功能模組設計專用的高性能晶片，對於其他通用晶片粒採用成熟製程。
Chiplet封裝技術也正邁向3D封裝，互聯節距持續縮小。Chiplet封裝廣泛使用各類先進封裝技術，包括2D MCM、2.3D封裝、2.5D-轉接板、2.5D-FOP、2.7D-硅橋、3D封裝-bumped、3D封裝-bumpless等。封裝結構已從2D封裝發展到3D封裝，互聯間距從12μm縮短至0.5μm以下，bump節距從過去的130μm縮小至3μm。互連頻寬逐步增加，互連質量逐步提升。
3. 先進封裝市場
3.1 市場規模：受下游旺盛需求拉動，先進封裝增速高於傳統封裝
AI及高性能計算需求旺盛，先進封裝景氣度高於整體封裝行業。根據JW Insights和Yole，全球先進封裝市場規模有望從2022年378億美元上升至2026年482億美元，CAGR約為6.26%。從全球封裝市場結構來看，2022年先進封裝的市場份額為47.2%。由於先進封裝市場增速超過傳統分裝市場增速，先進封裝的市場份額將持續提升，預計至2026年將達到50.2%。
目前先進封裝仍然以倒片封裝為主，3D堆疊和ED增速較快。根據JW Insights和Yole，Flip-chip是市場規模最大的先進封裝工藝，2022年市場規模達到290.94億美元，佔比76.7%，其後為3D堆疊（38.33億美元）、Fan-out（22.05億美元）、WLCSP（26.98億美元）、ED（0.78億美元）。在各先進封裝工藝中，成長性較高的是3D堆疊和ED。3D堆疊封裝2022年市場規模為38.33億美元，預計2026年可以達到73.67億美元，2022年-2026年CAGR為18%，主要是受高性能運算、AI等領域的需要拉動。嵌入式基板封裝（ED）是一種先進的封裝技術，在5G硬體和CIS等場景有較大的增量空間。2022年ED的市場規模為0.78億美元，預計2026年可以達到1.89億美元，2022年-2026年CAGR為25%。
3.2 競爭格局：海外IDM和Foundry掌握先進封裝前沿技術
IDM（積體電路製造商）和Foundry（晶圓代工廠）開拓高端3D封裝，而OSAT（外包封測公司）主攻中低端倒裝、晶圓級封裝。根據Yole，2022年積體電路先進封裝市場中，OSATs的市場份額為65.1%，IDM的市場份額為22.6%，Foundry的市場份額為12.3%。先進封裝頭部六位玩家市場份額超70%，包括3所外包封測公司日月光（佔比25.0%）、安靠（佔比12.4%）、長電科技（佔比8.8%），1所晶圓代工廠台積電（佔比12.3%）以及2所積體電路製造商三星（佔比9.4%）、英特爾（佔比6.7%）。
先進封裝向2.5D/3D進發，技術路線由海外Foundry和IDM廠主導。台積電已成為先進封裝技術創新的引領者之一，相繼推出了基板上晶圓上的晶片（Chip on Wafer on Substrate, CoWoS）封裝、整合扇出型（Integrated Fan-Out, InFO）封裝、系統整合晶片（System on Integrated Chips, SoIC）等；英特爾推出了嵌入式多晶片互連橋接（Embedded Multi-Die Interconnect Bridge，EMIB）、三維邏輯晶片封裝（Foveros）等先進封裝技術；三星推出了I-Cube（Interposer-Cube）、X-Cube（eXtended-Cube）技術。 (半導體材料與工藝裝置)