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2nm，大決戰！
台積電贏得了 FinFET。所有值得關注的前沿邏輯設計，甚至英特爾的，都是在台積電位於台灣南部的 N5 和 N3 工藝上製造的。競爭對手已經被甩在身後。三星自 7nm 以來一直表現不佳，良率也很低，英特爾在intle 4 和intel 3 的復甦之路上仍處於早期階段；無論是外部還是內部的主要客戶都沒有大批次訂購這些節點。
台積電未來能否佔據主導地位尚未可知。FinFET 無法進一步擴展，SRAM 微縮已有幾個節點停滯。該行業正處於關鍵的轉折點。前沿邏輯必須在未來 2-3 年內採用兩種新範式：全柵極 (GAA) 和背面供電（BSPDN 或背面供電網路）。
英特爾在 10nm 節點上失敗，並失去了 3 年的領先優勢，原因有很多，包括未採用 EUV 以及在工具供應鏈不成熟的情況下過渡到鈷金屬化，儘管應用材料警告他們的工具尚未準備就緒。GAA 和 BSPDN 的新模式為代工廠的競爭秩序帶來了新的機會。它們甚至可能為該領域的新進入者打開大門——日本政府支援的 2nm 代工初創公司 Rapidus。
隨著建造尖端晶圓廠所需的資本支出猛增，這意味著三星或英特爾可能被迫退出競爭。下面我們將詳細討論這些主題：深入研究 BSPDN 技術，然後是所有四家晶圓廠的前沿邏輯路線圖、其工藝技術的競爭力以及SRAM 擴展等等
Gate All Around 並非新技術。據三星稱，該技術已經投入大批次生產了幾年，但實際情況是，它只用於單個低容量比特幣挖礦晶片，並且沒有任何 SRAM。Gate All Around 架構是一個重要主題，因為從 2nm 到本世紀末，所有前沿節點都將使用它。
背面供電網路 (BSPDN) 基礎知識
除了柵極環繞電晶體之外，BSPDN 是下一代邏輯工藝技術的另一項重要創新。在所有當前的數字邏輯工藝技術中，首先在晶圓上製造電晶體，然後再製造數十層金屬層，這些金屬層為電晶體提供電源並在電晶體與外界之間傳送訊號。
電路的縮小意味著電晶體和互連都必須縮小。在過去，這幾乎是事後才想到的，但互連的縮小已經變得比電晶體的縮小更困難。例如，超過 90% 的 EUV 光刻技術實際上用於互連（接觸、通孔和金屬層），而不是電晶體層本身。隨著導線本身的物理尺寸減小，晶片上的電晶體越多意味著互連越多。這推動了所需互連層數量的穩步增長。層數越多意味著製造成本越高、布線設計越困難，並且隨著訊號路徑變長，性能會降低。
這並不意味著該行業停止了進步。材料創新、設計技術協同最佳化 (DTCO) 和 EUV 光刻技術推動了互連微縮到當今的工藝節點。但隨著這一策略變得越來越昂貴，限制不斷縮小。實施 BSPDN 的計算開始變得有意義。這不是一個新想法，只是時機已到。現在是互連創新的時候了，距離上一次互連的發展（即 1997 年從鋁到銅的轉變）已經過去了近 30 年。
BSPDN 的核心思想是將電源布線移至晶圓背面。這樣可以為訊號布線留出空間，訊號布線保留在正面，而電源則移至背面。從架構上講，這意味著短於 6T（軌道）的標準單元更加可行。6T 指的是標準單元的單元高度，標準單元是數字邏輯的基本建構塊，例如 NAND 門，單元高度通常以 T 的倍數來衡量，T 是單元跨越的金屬 2 線或“軌道”的數量。越短越好：更小的單元可以提高密度，而無需擴展鰭片、柵極和金屬互連等底層功能。擴展更多功能的成本很高，因為它需要更好的光刻技術。
從上方看，標準cell的頂部和底部被 M2 金屬層中的寬金屬導軌所束縛。這些導軌為電池提供電源和參考電壓，並連接到更高金屬層中的其餘供電網路。這些導軌是典型的僅正面電池總高度 6T 的一部分 - 將它們移到背面意味著電池可以縮小到 5T 或更短。
BSPDN 還在兩個方面改善了電力傳輸。首先，為電晶體供電的互連長度大大縮短。3nm 節點的正面電力傳輸必須穿越 15 層以上的金屬層，而背面電力傳輸可能包含少於 5 層且導線更粗（電阻更低）。因此，線路電阻造成的功率損耗可以減少大約一個數量級。
其次，BSPDN 減少了對積極互連微縮的需求。銅線的電阻隨著其直徑在 100nm 以下的範圍內縮小而呈指數級增長。而現在，前沿技術的線寬遠低於 20nm，電阻是一個關鍵問題。這是不可取的，因為高線電阻會浪費功率並在晶片中產生過多的熱量。這不是一個永久的解決方案——微縮將繼續，也需要銅替代品——但 BSPDN 可以緩解這一問題。
總體而言，與高性能設計中的類似前端工藝相比，BSPDN 的功耗降低了約 15-20%。
目前，有三種不同的方法正在探索和/或實施用於背面供電：buried power rail, power via, 和backside contact。
01 埋地電力軌（buried power rail）
埋入式電源軌 (BPR) 是背面電源實現中最簡單的一種。早期研究使用了這種方案，隨後的架構也基於這一核心理念。它需要將電源軌從 M2 金屬層中電晶體頂部的正常位置移到電晶體下方的水平位置。這使得架構可以縮小，因為寬電源軌被緊貼電晶體下方的細長軌道所取代。然而，埋入式電源軌仍然通過正面金屬層連接到電晶體，並通過硅通孔 (TSV) 連接到背面的供電網路。這意味著整體單元高度可以減少約 1T，即大約 15%。
建構 BPR 相對簡單，但有一個主要風險：在前段製程 (FEOL) 中使用金屬。傳統上，金屬僅限於中段製程 (MOL) 和後段製程 (BEOL) 工藝，即電晶體製造完成後。這是為了避免導電金屬污染半導體器件。晶圓廠對此非常重視 - 許多晶圓廠的 FEOL 專用工具禁止運行任何帶有金屬層的晶圓。晶圓廠必須打破這條規則來建構埋入式電源軌，因為根據定義，BPR 必須在電晶體之前整合。實際上，沒有人願意打破這條規則，而且似乎任何 HVM 工藝都不會採用 BPR。
另一個挑戰是對齊連接到埋軌的初始背面特徵。鍵合到支撐晶圓上會引起必須糾正的扭曲，這使得鍵合後光刻變得更加困難。ASML 和其他公司在這方面取得了顯著進展，鍵合後疊加能力足以滿足 BPR 方案的要求 - 但對於背面接觸等更複雜的選項而言，還處於規格的邊緣。
02 PowerVia
PowerVia 是英特爾的背面電源解決方案。它在兩個主要方面對 BPR 進行了改進：
1、電源軌移至晶圓背面，避免了BPR的污染風險。
2、由於從晶圓正面消除了電源布線，因此電池尺寸縮小效果更佳。
PowerVia 是 BPR 概念的巧妙演進。在前端處理過程中，PowerVia 完全跳過了電源軌。除了避免在電晶體前沉積金屬的污染風險外，它還省去了昂貴的對準關鍵工藝步驟（將 BPR 對準電晶體通道）。在千兆晶圓廠規模下，像這樣的單個關鍵層在工具上的成本可能只有幾億美元。
與傳統的全正面方案相比，唯一增加的步驟是在電晶體觸點之後建構的又高又細的 PowerVia。該通孔從觸點延伸到晶圓襯底的深處。完成正面後，晶圓被翻轉、鍵合和減薄。由於通孔延伸到晶圓背面深處，因此可以在減薄過程中露出它們而不會損壞電晶體。這種巧妙的“自對準”方法大大簡化了必須與 PowerVias 對齊的背面圖案（此觸點中的自對準實際上意味著對齊要求大大放寬，即更便宜且良率更高）。
這種方法還具有縮放優勢。BPR 通過一個通孔從電晶體觸點頂部連接到電晶體，穿過正面的金屬層，然後通過另一個通孔向下到達 BPR 本身。這些低金屬層是關鍵的縮放限制因素之一，因為它們需要一些最小的功能和非常擁擠的布線 - 通過它來布線電源，BPR 對緩解那裡的問題無濟於事。PowerVia 有所幫助。直接從電晶體觸點向下布線到 BSPDN 意味著沒有電源通過關鍵的正面金屬層布線。這意味著可以放寬這些層的間距（降低成本），縮放可以更積極，訊號線可以代替重新定位的電源線，或者三者的某種混合。
然而，仍有一些標準單元縮放尚待解決。PowerVia 雖然比 BPR 薄，但仍對總單元高度有影響。
03 Direct Backside Contacts
直接背面接觸（DBC 或 BSC，即背面接觸）提供了一種消除功率對標準單元高度影響的方法。換句話說，它們實現了所有背面電源配置中最大的擴展優勢。這個想法是 BPR 和 PowerVia 的自然延伸 - 不是從接觸的頂部或側面布線，而是通過底部布線。
雖然這個想法很簡單，但事實證明，背面接觸是風險最高、回報最高的 BSPDN 選項。製造它們並不容易。主要驅動因素是間距，或者說接觸必須與其他特徵對齊的距離。對於 BPR 和 PowerVia，連接到背面的特徵的間距大致與單元的高度相同，對於現代尖端工藝來說，間距大約為 150-250nm。在鍵合後光刻中，對第一個背面電源層進行圖案化所需的覆蓋層大於 10nm。這種覆蓋層和大於 150nm 的間距可以通過便宜的（更便宜的）DUV 掃描器輕鬆實現。
對於直接背面接觸，要求要高得多。電源布線的接觸形成在源極和漏極下方。源極到漏極的距離大致相當於接觸多晶硅間距 (CPP)，即柵極到柵極的距離。現代工藝的 CPP 是眾所周知的，因此它讓我們大致瞭解了 BS 接觸所需的間距 - 大約為 50nm。這遠遠超出了單次 ArF 浸沒曝光的解析度，需要更昂貴的多重圖案化方案或 EUV。由於規格小於 5nm，疊加也變得具有挑戰性。通常這對於高端掃描器來說不是問題，但在這裡卻極具挑戰性，因為晶圓鍵合鎖定了高階失真。
另一個挑戰是 FEOL 中的金屬使用，但現代背面接觸方案對此有一個巧妙的解決方法。與 BPR 一樣，它們需要在電晶體之前製造一個額外的特徵。但接觸最初是用非導電佔位材料填充的，而不是金屬。一旦預留位置在減薄過程中顯露出來（如 PowerVia，這些特徵是自對準的），就可以蝕刻掉它們並用金屬代替。這個技巧不適用於 BPR，因為它們的縱橫比很高，因此很難乾淨地蝕刻出預留位置材料。
儘管難以生產，但背面接觸的好處卻非常顯著：理論上，6T 正面單元可以縮小約 25%，降至 4.5T 甚至 4T。實際上，不是縮小單元尺寸，而是用訊號線代替重新定位的電源線。這顯著改善了布線，並且在晶片級仍實現了密度提升。線路電阻顯著降低，功耗降低約 15%。時脈頻率可提高 5% 以上。由於正面和背面的線路都可以更大，從而降低了電遷移風險並允許更快的切換或更高的電流，因此可靠性得到了提高。IMEC、Google 和 Cadence 今年在 VLSI 上展示的一項研究發現，高功率 (HP) 庫實現了最大的好處，這些庫通常用於 AI 加速器等 HPC 應用。
請注意，這些好處並非毫無代價。總層數最多可增加 20%。晶圓減薄雖然不會影響電晶體等有源元件，但會降低依賴於厚硅的二極體等無源器件的性能——需要採取變通措施。所有背面工藝都必須與前端器件相容：即它們不能需要會損壞電晶體的高溫。
未來，背面將不僅限於電源和全域時鐘。訊號和 BEOL 裝置（如電容器）（英特爾已經在背面再分佈層中展示了 MIM 電容器）也可能移動。對於堆疊電晶體 (CFET) 來說，這一點很重要，因為底部裝置的訊號必須通過背面布線才能實現全面縮放優勢。1.4nm 節點及以後應該開始在背面包含更大的複雜性。
路線圖：Rapidus、三星、英特爾、台積電
在代工廠路線圖上，GAA 和 BSPDN 在時間和架構上都存在著令人驚訝的差異。
從代工競賽的最新參與者開始：Rapidus 是一家新興的日本代工廠，其誕生源於希望在先進半導體製造領域奪回同等地位的願望。他們得到了日本政府的大量補貼，並得到了豐田、索尼等 8 家大型國內公司的額外資助。他們表示，他們的目標是在 2025 年 4 月開設一條 2nm 試驗線，在 2027 年實現大批次生產，並進一步將節點開發到至少 1.4nm 節點。這是一家全新的公司，試圖從 2022 年成立到在邏輯前沿實現大批次生產 (HVM)，用 5 年時間。我們相信，他們前面的路會非常艱難。
通過聯合開發合作夥伴關係，Rapidus 將獲得 IBM 2nm 工藝技術的許可並將其投入生產。該工藝尚未大規模使用（IBM 的伺服器晶片是在舊的 GlobalFoundries 節點上製造的，現在採用三星 5nm）。該工藝強調小批次，以實現快速迭代和快速學習。對於一家試圖提升前沿邏輯的新興公司來說，這可能是有意義的，但他們正在以學習速度換取高良率效率。他們的競爭對手使用大批次是有原因的。
小批次可以縮短某些步驟（例如bakes）的處理時間，因為小腔室更容易加熱和冷卻。但它們大大增加了對計量的需求。對於大批次，通常對一個晶圓進行計量，並假設同時處理的其他 24 個以上晶圓的結果相似。小批次實際上意味著每個晶圓都是一個需要自己計量的“特殊雪花”。增加的計量負擔應該超過小批次的優勢。
他們的商業主張也值得懷疑。與台積電巨頭（一家在工藝上具有競爭力但財務上受到挑戰的英特爾）和三星（可以調動整個集團（和國家）的注意力和財務資源）相比，他們在市場上的地位如何？是什麼促使客戶將 IP 轉移到新工藝上，而該工藝的計畫每月產能僅為 25,000 片晶圓（而台積電在 HVM 的頭幾年通常為 100,000 片以上）？日本政府對 2nm 邏輯的國內需求很少甚至沒有，因此無法推動 Rapidus。很難看出他們將如何在性能或成本方面找到競爭優勢。到目前為止，還沒有簽約任何具有有意義數量的客戶——Tenstorrent 已經得到確認，IBM 可能會在其大型機晶片上對其進行測試。
此外，他們的路線圖不包括背面供電。這在 HPC 應用中是一個劣勢，因為競爭工藝將通過包含 BSPDN 來提供更好的性能和密度。單晶圓批次工具的研發很難轉移到多晶圓批次工具上
三星也面臨“客戶挑戰”，但正在推進雄心勃勃的路線圖。從技術上講，早在 2022 年，他們就率先在 SF3E 節點上量產 GAA，但這並沒有以任何有意義的方式實現產品化。因此，SF2 更像是一個進化節點，而不是革命性的節點。三星即將推出的節點之一可能會在堆疊中新增第四個納米片——在可預見的未來，大多數其他節點都將使用 3 個。SF2P 將提供比 SF2 更高的速度和略低的密度。
他們的路線圖上的主要亮點是 2027 年在 SF2Z 節點引入背面電源。2024 年 6 月的三星代工論壇上詳細介紹了該工藝將實施背面接觸，以將電源和全域時鐘移至背面。性能提升了 8%，功耗降低了 15%，面積減少了 7%——所有這些都是相對合理的說法。
SF1.4 將縮小金屬和柵極間距，並對納米片進行某種改變，這只是一個猜測。可能是 2D 通道材料，儘管這個時間點非常緊迫。
英特爾已經開始加速其 GAA + BSPDN 節點 18A。之前的 20A 工藝最近被放棄，但出於財務原因，而非技術原因。根據最近關於 18A 缺陷密度已步入正軌的報告，看來工藝技術可能是該公司目前唯一進展順利的事情。
值得注意的是，英特爾正在使用 PowerVia 方案進行背面供電。正如我們上面所詳述的，這應該更容易製造，但與直接背面接觸相比，其規模優勢較小。
憑藉 N2，台積電繼續穩步推進工藝節點改進，推動其股價多年來持續上漲。N2 將於明年通過台積電首款 GAA 架構（但不包含 BSPDN）實現大批次生產。變體 N2P 和 N2X 將在 2026 年提供輕微改進，並在下半年推出首個 GAA + 背面電源節點 A16。與三星一樣，他們選擇一頭紮進採用背面接觸方案的 BSPDN，而不是更簡單、更保守的 BPR 或 PowerVia 選項。
在第一代中，他們採用的背面接觸似乎比較保守。聲稱的 7-10% 密度增加大約是理論上單元縮放可能增加的一半。這樣做可能是為了保持與 N2 的設計相容性，FEOL 可能保持不變，只需重新進行布線即可利用背面電源網路。IR 壓降也顯著降低，功率可能提高 20%。
每家代工廠對 GAA 的實施大體相似，區別在於它們在功能擴展方面的積極程度。它們對性能、功率和密度的聲明差異很大 - 在經過獨立驗證之前，這些聲明應持保留態度。
SRAM 擴展：徒勞無功
SRAM 微縮是推動晶片功能逐代改進的關鍵驅動因素，因為它是速度最快的儲存器，並且最接近邏輯。每個晶片設計師都希望擁有更多的 SRAM（而不會影響晶片面積或成本）。
然而，自 5nm 節點以來，SRAM 位單元微縮一直停滯不前，台積電的 N3 和 N2 節點幾乎沒有提供位單元微縮。大多數在其他地方實現微縮的微縮策略要麼沒有用，要麼很久以前就在 SRAM 單元中實施了。例如，單鰭電晶體終於在 N3 中用於邏輯 - 但自英特爾 22nm（第一個finFET工藝）以來，高密度 SRAM 一直是單鰭。由於位單元布線已經最佳化，因此背面功率幾乎沒有好處。
電晶體長度和寬度的減少是 SRAM 位單元縮小的最有力槓桿。與單鰭片器件相比，GAA 電晶體略小，因為電晶體通道長度和電晶體之間的間距可以減小。這意味著位單元在從 finFET 到 GAA 的轉變中將獲得一次性的縮小優勢，但在後續節點中可能不會有太大優勢。
觸點將位單元中的電晶體與電源和訊號連接起來，也限制了單元的擴展。它們必須足夠大才能形成低電阻連接，並保持最小間隔以避免相鄰觸點之間短路。隨著材料工程的進步，這些也在緩慢擴展。
與其他邏輯一樣，SRAM 外圍裝置仍受益於現代 DTCO（設計技術協同最佳化）和其他擴展技術。當台積電聲稱從 N3E 到 N2 的 SRAM 密度提高了 22% 時，這主要來自外圍擴展。不幸的是，在工作記憶體和 L2 或 L3 快取等關鍵應用中，外圍裝置僅佔 SRAM 總面積的一小部分，因此這裡的好處不會那麼明顯。如果符合要求，整體性能改進將主要來自邏輯單元，而不是 SRAM。
三大代工廠將在 2025 年真正大規模推出 GAA，Rapidus 將在 2027 年緊隨其後。英特爾將率先推出 BSPDN，時間比預期早一年左右，但儘管名為 18A，但其密度更接近 3 納米工藝。
(半導體行業觀察)