近日特斯拉正式啟動全球範圍內的資深晶片工程師招募工作，CEO伊隆·馬斯克親自下場推進招聘事宜。據悉，此次招募的核心崗位為流程整合工程師等資深晶片相關職位，並非普通工程崗位，而是主導先進邏輯系統單晶片（SoC）開發的關鍵角色，覆蓋從新產品匯入、量產良率提升、製程窗口分析，到產品認證與DPPM降低的完整流程。招募門檻也是十分嚴苛，應徵者需具備學士以上學歷，並擁有至少十年以上先進製程開發經驗，涵蓋良率提升、代工廠合作與供應鏈管理能力。此次大規模招募背後，是特斯拉雄心勃勃的Terafab超級晶片工廠計畫。該計畫於2025年11月特斯拉年度股東大會首次公佈，2026年3月22日正式啟動工廠建設，選址於美國德克薩斯州超級工廠北園區，瞄準2奈米先進製程，計畫投資200-400億美元，最終實現月產100萬片晶圓、年產1000-2000億顆AI晶片的目標，產品將覆蓋FSD自動駕駛、Optimus人形機器人、Cybercab無人計程車及Dojo資料中心等全場景。馬斯克在2025年第四季度財報電話會議中也曾強調，未來3-4年，晶片將成為制約特斯拉增長的關鍵因素，人工智慧邏輯晶片和儲存晶片的供應穩定性備受擔憂。據測算，到2030年，特斯拉每年對人工智慧晶片的需求或將達到1200萬顆，而全球現有供應鏈難以匹配這一規模。 (TechWeb)

目標年產超過1兆瓦算力。智東西3月22日報導，今日，馬斯克宣佈正在建設史上規模最大的晶片製造工廠之一TeraFab，覆蓋邏輯、儲存及先進封裝，由SpaceX、特斯拉、xAI聯合啟動。這是“有史以來一家私營公司計畫的最大半導體製造業務之一”，將“使特斯拉成為世界上最大的半導體製造商之一”，並使特斯拉不再依賴台積電、三星或任何外部供應商，控制了從晶片到軟體的AI堆疊的每一層。這也是特斯拉最大的資本投資之一，由特斯拉440億美元的現金儲備提供資金，並得到馬斯克長期AI願景的支援。特斯拉大規模AI晶片工廠項目TeraFab的計畫是：利用先進2nm製程技術每年生產1000億~2000億顆晶片，支撐全自動駕駛、Dojo超級電腦和Optimus“柯博文”人形機器人，預計成本為200億~250億美元。⚡全自動駕駛：TeraFab晶片為特斯拉全自動駕駛（FSD）系統提供動力，使無人駕駛汽車無需第三方晶片。🤖“柯博文”機器人：TeraFab晶片運行在“柯博文”人形機器人內部，需要頂尖AI處理。🧠Dojo超級電腦：內部晶片為特斯拉Dojo提供動力，這是特斯拉每個神經網路背後的AI訓練基礎設施。D3晶片專為太空環境最佳化，設計運行溫度更高，將承擔地球上每年1000億瓦-2000億瓦的計算任務。該聯合項目更宏偉的目標是引領人類走向銀河文明的時代，走出地球，飛越火星，邁向更遠的恆星系統。馬斯克稱，他們首先在奧斯汀建立一個先進晶片製造工廠，將擁有製造任何類型的邏輯、儲存晶片所需的所有裝置，在同一設施內完成製造、封測及再設計。目前全球AI算力年產約為200億瓦，即便把所有晶片工廠加起來，也只佔TeraFab項目所需的2%左右。“我們非常感謝現有的供應鏈，感謝三星、台積電等公司，希望他們能夠盡快擴大規模，我們將購買他們所有的晶片。 我已經跟他們說過這些話了，他們能接受的擴張速度是有上限的，但這個速度遠低於我們的預期，所以我們要建造Terafab。”馬斯克說。地球僅接收到太陽能量的大約二十億分之一。全人類當前的總發電量，僅相當於太陽能量的兆分之一。馬斯克計畫每年生產超過1兆瓦（1TW）的計算能力（邏輯、儲存和封裝），其中約80%部署在太空，約20%在地面。據他分享，美國的電力供應只有5000億瓦（0.5TW），大多數人最終都必須去太空發展。為了達到每年1兆瓦的算力，需要每年將大約1000萬噸的物質送入軌道。馬斯克相信這是可行的。他們正在建設1兆瓦級的太陽能發電設施。這就是建造Terafab的原因。首次曝光的10萬瓦AI迷你衛星AI Sat Mini，配備太陽能電池板和散熱器，按比例縮小。這還只是迷你版，馬斯克預計未來版本的功率將達到100萬瓦級。在馬斯克看來，太空太陽能的成本比地面太陽能更低，因為不需要厚重的玻璃或框架來保護它免受極端天氣的影響。因此，一旦進入軌道的成本降到一個很低的數字，將AI送入太空就立刻變得極具吸引力。隨著太空探索的深入，規模經濟效益會越來越大。地球上增加能源變得越來越困難，成本也越來越高，但在太空中，增加能源實際上變得越來越便宜、越來越容易。下一步是在月球上安裝一個電磁質量驅動器，配備機器人、柯博文以及大量的人類。“有了這些，你就能發射PetaWatt（千兆瓦）級的能量。”馬斯克說，“你可以製造出PetaWatt級的算力，並將其送往深空，因為月球沒有大氣層，重力只有地球的1/6。所以你不需要火箭，可以直接將能量加速到逃逸速度，從而大幅降低能量獲取成本，使計算能力達到TW級的1000倍。我希望我們能活得足夠長，親眼看到月球上的質量加速器，因為那將會是無比壯觀的景象。”馬斯克相信，AI和機器人技術是通往富足生活的唯一途徑，它將帶來一個美好的未來。任何人都可以去土星旅行。然後，人們將飛越月球、飛越火星。“我認為未來一切都會免費。這聽起來很瘋狂，但你知道，如果AI或機器人的經濟規模接近目前地球經濟的百萬倍，那麼你可能想要的任何東西都可以得到滿足。”馬斯克說。TeraFab在2nm工藝上生產晶片，專為特斯拉的工作負載打造的更小、更快、更節能的AI晶片。官網已上線。TeraFab官網放出了關於2nm AI晶片性能及能效、供應鏈控制及成本節約、與台積電生產規模對比、預計成本的多項資料：TeraFab官網還放出了發佈、擴張、上市三個階段的路線圖：馬斯克在今年1月底的特斯拉第四季度財報電話會議上正式確認，特斯拉將建立一個大規模的內部人工智慧晶片工廠，以消除對台積電/三星的依賴。隨後3月中旬，他在社交平台X上發文宣佈：“Terafab項目將在7天內啟動。”這條發帖獲得數百萬的瀏覽量。今日，TeraFab正式啟動，為特斯拉FSD、Dojo超級電腦和Optimus人形機器人生產晶片，將使特斯拉完全擁有其AI晶片供應鏈的主權。 (芯東西)

據韓國《商業周刊》報導，三星正計畫將2 奈米工藝應用於其第七代高頻寬記憶體HBM4E的基底裸片。該公司剛量產推出了業界首款商用 HBM4，同時還在單獨推進 HBM4E供電網路的重新設計，以應對在相同封裝面積內，電源凸點從 13682 個增加到 14457 個所帶來的壓力。在 HBM3 及之前的世代中，基底裸片的角色相對被動，僅位於 HBM 堆疊底部，負責供電與訊號控制。而從 HBM4 開始，基底裸片開始直接承擔部分計算任務，角色更趨主動，這也讓底層工藝節點的重要性大幅提升。在 HBM4 上，三星本就已佔據優勢：其採用自家晶圓廠的4 奈米邏輯基底裸片，搭配最新的 1c 級 DRAM 工藝，遠領先於海力士向台積電採購的 12 奈米（N12）工藝。若 HBM4E 改用 2 奈米工藝，三星將進一步拉大領先優勢，在功耗效率、熱管理與面積利用率上實現最佳化。行業其他核心廠商也將定製版 HBM4E 視為下一個競爭焦點：台積電表示計畫採用 3 奈米工藝打造定製版 HBM4E，海力士也在研發自家版本。憑藉此次向 2 奈米節點的推進，三星顯然在刻意保持工藝技術上的領先身位。標準版 HBM4E 預計將於年中推出，定製版產品則計畫在下半年流片。報導還提及晶圓代工層面的考量：內部自產 HBM 基底裸片有助於三星晶圓代工維持高產能利用率，而 2 奈米節點也將在其美國德克薩斯州泰勒晶圓廠的擴產中扮演關鍵角色。目前該廠已開始裝置安裝，目標在年底前完成首批晶圓流片。 (銳芯聞)

01. 前沿導讀據《觀察者網》轉載《路透社》新聞指出，印度代表團在近日訪問了荷蘭的埃因霍溫，以探討雙方的投資機會。埃因霍溫是光刻機製造商ASML以及晶片製造商恩智浦的總部所在地，在美國實施出口管制之後，ASML無法與中國本土企業建立聯絡，這導致ASML的國際業務出現損失，ASML正在尋求新市場。印度代表團技術總監馬尼什·胡達對此表示，如果他們有興趣在印度建設營運機構，我們持非常開放的態度。ASML現任CEO克里斯托弗·富凱在去年9月份的峰會上面就表示過，印度是一個具有潛力的合作夥伴，我們的先進光刻解決方案可以幫助印度晶圓廠實現尖端性能，希望在未來與印度建立合作關係。02. 印度市場2021年，印度便啟動了“半導體印度”的科技扶持計畫，該計畫的初期預算為87億美元，承諾提供高達50%的項目成本資金支援，涵蓋矽基半導體製造封測整個產業鏈。雖然該計畫立項多年，但是時至今日仍然沒有顯著的技術成果。並且印度啟動的扶持計畫本質上就是向國外企業提供資金補助，吸引其在印度本土建廠投資。富士康、美光、力積電、塔塔集團等大型企業都是印度拉攏的對象，多年過去了，凱恩斯、美光科技、CG Semi、塔塔集團均已經在印度開始建設工廠，預計今年投入營運。ASML曾對印度市場進行了產業預測，預計2026年印度半導體市場達到550億美元，2030年達到1000億美元，其增長動力來源於手機、汽車等領域的強勁需求。整體預測的規模龐大，但是由於印度本地的半導體技術基礎薄弱，短期內印度的需求大多集中在低端晶片領域，而高端的ai晶片並不是印度市場的核心需求。今年2月份，高通宣佈成功流片2nm晶片，該晶片是在印度的設計中心完成的設計和流片，最終由台積電進行生產。印度技術機構就此事發佈聲明稱，印度已經具備了2nm晶片的設計能力，下一步便是在製造上面提升實力，在印度本土建設2nm晶片的製造工廠。從技術基礎上面來看，印度的半導體產業要差於中國的半導體產業。據外媒分析指出，印度目前尚不具備製造14nm及以下晶片的晶圓廠，而且印度地區的水電資源、基礎設施的穩定性還不夠穩定，無法支撐其發展本土的製造產業鏈。03. 技術差距印度半導體產業的現狀，與剛被美國製裁時的中國半導體產業很相似。早期的中國半導體產業以設計能力為主，製造技術以及製造裝置存在一定程度的短板，這也是美國在晶片上對中國實施出口管制的核心因素。在受到制裁之後，中國先進晶片的研發受阻，但是中國企業還掌握著傳統成熟晶片的製造技術。依靠在成熟晶片產業上面的發展，中國企業的設計能力、製造能力、製造裝置均有了大幅度提升，為後續國產7nm晶片的突破奠定了基礎。並且中國的基礎建設以及綠色能源技術，可以支撐相關企業建設多座大型晶圓廠，資源優勢也是中國晶片能實現技術突破的原因之一。中國市場此前連續多個季度成為了ASML全球最大的單一客戶群體，據ASML官方財報表示，中國企業此前訂購的裝置已經進行了集中交付，預計2026年中國市場將會佔ASML總銷售的20%左右，回歸到正常水平。光刻機屬於是耗電量巨大的工業機器，需要持續的資源輸送才能保證其穩定運行。並且安放光刻機的環境必須是清潔度極高的潔淨室，每隔一段時間進行一次空氣過濾，避免空氣中微小的雜質影響晶片的良品率。由此可見，設計晶片與製造晶片本身就是兩個完全不同概念的工作。設計晶片主要依靠電子自動化軟體和內部設計的技術水平，而製造晶片需要考慮的因素特別多，資源供應能力、基礎建設能力、工程師團隊的培養、上下游供應鏈的協同等。以目前的情況來看，中國半導體產業的發展情況最為良好，儘管被美國封鎖了先進裝置，但是本土的技術裝置一直在穩步推進，而且還有成熟晶片這個需求量大的產業當做可持續發展的根基。而印度的晶片設計能力已經跟上了國際水平，但是其製造業落後嚴重。雖然政府也推出了扶持政策，但是印度本身的基礎建設能力與資源輸送能力存在較為嚴重的脫節，就算從ASML手中採購了先進光刻機，電力輸送、潔淨室、技術水平、良品率、製造成本這些因素都是無法避免的問題。 (逍遙漠)

有希望嗎？據日本共同社10日報導，日本半導體公司 Rapidus 計畫在 2027 財年下半年開始生產 2nm 製程晶片、2028 財年開始正式生產。根據 Rapidus 向日本經濟產業省提交的業務規劃，其初期月產能設定為 6000 片晶圓，目標在量產啟動後約一年內將產能提升至約 2.5 萬片，實現四倍增長。，位於北海道千歲市的 Rapidus 工廠將承擔從晶圓製造到晶片切割、封裝的全流程生產任務。技術層面，該項目面臨兩大核心挑戰：一是需同步協調 200 余台精密製造裝置實現穩定運行，二是提升產品良品率。很顯然，良品率直接關係到其晶片性能與生產成本，而作為代工企業，Rapidus 還需確保獲得持續穩定的客戶訂單以維持工廠運轉。該公司計畫以 2nm 製程量產為起點，每兩至三年推進更先進的 1.4 奈米及 1.0 奈米製程量產。 (AMP實驗室)

兩種技術概要總結英特爾18A+EMIBT與台積電2nm+CoWoS兩大技術組合的系統性分析對比：技術路線差異化：英特爾18A+EMIBT採取了"製程跳躍+封裝顛覆"的激進創新策略，通過RibbonFET GAA電晶體和革命性PowerVia背面供電技術，在單晶片性能與能效比上實現25%-36%的顯著提升，同時EMIBT封裝以局部矽橋設計顛覆傳統CoWoS矽中介層模式，實現30-40%的成本節約。台積電2nm+CoWoS則延續"穩健迭代+生態鞏固"路線，Nanosheet GAA技術確保工藝平滑過渡，依託CoWoS成熟生態在AI訓練市場佔據45-50%份額。市場格局格局：AI訓練市場由台積電CoWoS主導，輝達Hopper/Blackwell系列佔據80%以上產能，但2025年產能缺口達20-30%。英特爾EMIBT憑藉成本優勢和120×180mm超大封裝尺寸支援能力，在AI推理和定製ASIC市場快速突破，已獲GoogleTPU v9、Meta MTIA、微軟Maia等 意向客戶採用。技術成熟度差異：台積電2nm於2025年啟動風險試產，2026年H1良率已達90%，2026年H1月正式量產；英特爾18A目前良率約55-70%（2026年Q3-Q4），量產時間相近但良率爬坡壓力更大。封裝層面，CoWoS技術積累超過15年，EMIBT於2026年量產，技術成熟度存在代際差距。台積電體系在極致性能與生態成熟度上領先，英特爾體系在成本效益、封裝尺寸擴展性和供應鏈安全上建構差異化優勢。未來3-5年將形成CoWoS主導訓練、EMIBT主導推理的分層格局。製程工藝差異電晶體架構，GAA技術實現路徑差異英特爾 RibbonFET（18A工藝）：RibbonFET是英特爾首次量產化的GAA架構，採用水平堆疊的奈米片（Nanosheet）設計，柵極四面環繞導電通道。相比FinFET架構，實現三大突破：驅動電流增強20%：通過5-6片5nm厚度的矽奈米片堆疊，有效溝道寬度提升，單位面積驅動電流達1.2mA/μm漏電流降低50%：四面環繞柵極靜電控制能力增強，亞閾值擺幅（SS）最佳化至65mV/dec動態寬度可調：支援NMOS和PMOS採用不同數量奈米片，實現PPA精細最佳化，標準單元密度達238 MTr/mm²（HD庫）台積電 Nanosheet（N2工藝）：台積電採用多橋通道場效應電晶體（MBCFET）結構，奈米片寬度控制精度達±0.5nm，通過多年N3工藝最佳化經驗積累，實現：電晶體密度優勢：HD庫密度預計達313 MTr/mm²，比18A高出31.5%，在相同功能下晶片面積更小成熟工藝遷移：從FinFET到Nanosheet的DTCO（設計技術協同最佳化）流程完善，客戶遷移風險低性能功耗平衡：在1.1V電壓下，性能提升15%，漏電控制接近FinFET水平，良率爬坡曲線更陡峭RibbonFET在驅動能力和能效比上實現"代際跨越"，但犧牲部分密度；Nanosheet在密度和良率控制上佔優，體現台積電"穩中求進"策略。供電技術革新：PowerVia vs 前端供電英特爾 PowerVia（背面供電網路）：作為業界首個量產BSPDN技術，PowerVia將完整供電網路移至晶圓背面：電壓降降低40%：通過TSV直接連接電晶體源漏極，PDN阻抗從15mΩ降至9mΩ密度提升8-10%：前端金屬層釋放15%布線資源，標準單元利用率提高至92%熱機械挑戰：需解決背面研磨、TSV對準（±0.3μm精度）和應力管理問題，採用臨時鍵合與載體晶圓工藝台積電 N2 前端供電：台積電在N2節點仍採用傳統前端供電，將BSPDN推遲至2026年A16節點：成熟可靠：沿用N3-Power Delivery架構，風險規避金屬層最佳化：採用15層金屬堆疊（M0-M14），其中M0-M3為埋入式電源軌，部分緩解IR Drop性能差距：對比PowerVia，電壓降高約15-20%，限制極限頻率下的穩定性PowerVia是18A最大技術賭注，成功量產將確立英特爾在供電架構上的領先地位，但工藝複雜度增加3個光罩層，對良率爬坡構成壓力。工藝性能與能效量化對比18A的25%-36%改進幅度體現"技術跳躍"策略，但密度劣勢意味著在相同功能晶片上成本競爭力不足；台積電15%性能提升雖保守，但配合313 MTr/mm²密度，在成本敏感型應用更具優勢。先進封裝技術深度剖析英特爾 EMIBT 技術架構技術演進：EMIBT在第二代EMIB（45μm凸塊間距）基礎上，整合TSV形成"2.5D+3D"混合架構：核心結構：在有機/玻璃基板局部嵌入矽橋，尺寸約10×10mm，內含6-8層RDL，線寬/線距3μm/3μmTSV整合：矽橋內整合35μm間距TSV，實現垂直供電（V-PDN），電源傳輸電阻降低30%，支援HBM4的1.2V/1.8V雙電壓域封裝尺寸：計畫2026-2027年支援6倍→8-12倍光罩尺寸，2028年目標120×180mm（約15倍光罩），容納24顆以上HBM互連密度：UCIe-A協議支援32Gb/s，實際頻寬2.8TB/s（12顆HBM4），通過矽橋平行度達1024通道成本結構：矽橋佔封裝面積<20%，相比CoWoS全尺寸中介層，材料成本降低40-50%，良率損失減少60%熱機械可靠性：基板CTE 15ppm/°C，矽橋CTE 2.6ppm/°C，局部嵌入設計使翹曲量<50μm，遠低於CoWoS的120μm設計靈活性：支援混合鍵合（Hybrid Bonding）與微凸塊共存，可整合不同工藝節點芯粒（如18A+Intel 3+N6）台積電 CoWoS 技術架構技術譜系：已形成CoWoS-S/R/L完整產品矩陣，2025年主推CoWoS-L（Local Silicon Interconnect）：CoWoS-S：矽中介層面積最大3320mm²，12層RDL，線寬/線距0.4μm/0.4μm，支援12顆HBM3E，頻寬5.3TB/sCoWoS-L：在RDL基板嵌入LSI矽橋（尺寸約20×20mm），中介層成本降低30%，支援12顆HBM4，2027年擴展至9倍光罩尺寸互連工藝：微凸塊間距30-60μm（銅柱高度20μm），TSV直徑10μm，深寬比10:1，絕緣層厚度2μm散熱方案：矽整合微通道冷卻（IMC-Si），在SoC背面製造蛋形矽微柱陣列，TIM-less設計熱阻<0.01°C/W生態成熟度：超過20年量產經驗，IP庫完善，客戶驗證流程標準化，NVIDIA/AMD等客戶已建立設計方法論性能天花板：矽中介層互連密度達1200 IO/mm²，延遲<2ns，訊號損耗@32GHz <0.5dB/mm產能規模：2025年CoWoS月產能約30萬片，計畫2026年翻倍，但仍有10-20%缺口封裝技術關鍵參數對比EMIBT本質是"CoWoS-L的英特爾版本"，但通過更激進的尺寸擴展和成本最佳化實現差異化。局部矽橋設計使矽面積利用率從CoWoS的60%提升至90%，但犧牲部分互連性能；TSV整合增強供電能力，彌補RDL訊號路徑較長的劣勢。成本、良率與量產對比製造成本結構對比晶圓製造成本台積電N2晶圓報價約3萬美元/片，良率90%，有效晶片成本約3.33萬美元/片；英特爾18A晶圓成本未公開，但基於PowerVia額外4-5道光罩層和背面工藝，預計成本2.8-3.2萬美元/片，良率70%時有效成本4-4.6萬美元/片，成本競爭力暫不及台積電。封裝成本結構- CoWoS-S：矽中介層成本佔封裝總成本50-70%，12層RDL+TSV工藝使封裝成本達800-1200美元（HBM3E版本）- EMIBT：矽橋成本僅40-60美元，有機基板+RDL成本約200-300美元，總封裝成本350-450美元，相比CoWoS-S降低60-65%- 系統級成本：對於12-HBM的AI晶片，EMIBT方案總成本（矽+封裝）約低30-40%，這是Google/Meta選擇EMIBT的核心驅動力良率與產能現狀良率爬坡曲線- 台積電：2026年N2月產能5萬片，2026年底達14萬片；CoWoS 2026年月產能30萬片，2027年目標60～80萬片，但仍無法滿足輝達/AMD需求- 英特爾：18A產能集中於亞利桑那Fab 52/62，2026年H1月產能2-3萬片，2026年目標8萬片；EMIBT產能分散於亞利桑那、新墨西哥及與Amkor合作產線，2027年目標月產50萬等效封裝應用場景與工程化進度AI加速器市場：訓練 vs 推理的分化AI訓練場景（CoWoS主導地位）- 性能需求：記憶體頻寬>5TB/s，延遲<5ns，支援兆參數模型- CoWoS優勢：矽中介層訊號完整性支援HBM3E 8.8GHz運行，TB/s級頻寬無瓶頸- 客戶鎖定：輝達B300採用CoWoS-L整合8顆HBM3E，頻寬9TB/s，2026年產能已售罄- EMIBT機會：微軟Maia 100採用EMIBT，推理場景下2.8TB/s頻寬足夠，成本節約30%AI推理場景（EMIBT黃金期）- 性能需求：能效比>10 TOPS/W，成本敏感，部署規模百萬級- EMIBT優勢：1000W TDP散熱能力，支援24顆HBM4，推理batch處理吞吐量高- 客戶突破：GoogleTPU v9（2027）採用EMIBT，單封裝12個計算芯粒+24 HBM4，推理延遲降低40%- 經濟模型：Meta MTIA v3使用EMIBT，單卡成本降低35%，資料中心TCO節約顯著伺服器CPU市場：英特爾的防守反擊Clearwater Forest（英特爾）- 架構：基於18A的288核至強CPU，採用EMIBT連接8個計算芯粒+4個I/O芯粒- 性能：每瓦性能提升23%，8:1整合比，單機櫃性能密度提升3倍- 競爭力：相容現有平台，無需主機板更換，對雲服務商吸引力大AMD/ARM陣營（台積電）- 現狀：AMD Bergamo採用台積電N5+CoWoS，128核；ARM Neoverse N3採用N3+CoWoS- 挑戰：N2工藝成本高，CoWoS產能緊張，設計周期長- 機會：CoWoS-L支援多晶片異構，適合CPU+AI加速器融合架構移動與邊緣市場，台積電的絕對主場高端手機SoC- 台積電：蘋果A20/M6採用N2+CoWoS-R，整合5G基帶與AI引擎，2026年獨佔N2產能40%以上- 英特爾：Panther Lake面向PC領域，TDP 45W，尺寸較大，不適用於手機邊緣計算- EMIBT機會：工業ASIC、自動駕駛推理晶片對成本敏感，EMIBT的120×180mm封裝可容納感測器融合單元- CoWoS-L滲透：汽車ADAS域控製器採用CoWoS-L整合GPU+ISP+NPU，滿足車規可靠性要求商業生態與客戶戰略分析客戶佈局對比代工服務模式差異台積電生態：- 封閉但成熟：CoWoS技術僅對特定客戶開放，輝達/AMD已建立完整設計流程，遷移成本高- 產能繫結：客戶需簽訂長期協議鎖定產能，新進入者（如Cerebras）難以獲得產能- CyberShuttle：提供MPW服務降低研發門檻，但量產階段議價能力弱英特爾IFS策略：- 開放介面：EMIBT接受非英特爾矽片，與Amkor等OSAT合作，提供美國本土封裝- 技術授權：向客戶開放UCIe IP和D2D介面標準，降低異構整合門檻- 地緣政治優勢：美國CHIPS Act補貼下，2026-2028年封裝成本對比台積電低15-20%技術挑戰與未來演進當前技術瓶頸英特爾18A+EMIBT- 良率瓶頸：0.4 defects/cm²的缺陷密度導致858mm²大晶片良率僅3-22%，Panther Lake（約250mm²）良率60-80%，仍未達量產黃金水平（>85%）- 供電完整性：PowerVia TSV在1.2V@1000A場景下，IR Drop需控制在<30mV，對TSV阻抗一致性要求極高- 熱管理：超大封裝（120×180mm）的翹曲控制，需最佳化玻璃基板與矽橋CTE匹配台積電2nm+CoWoS- 產能瓶頸：2025年CoWoS產能約30萬片/月，僅能滿足輝達50%需求，導致客戶轉單意願增強- 成本失控：矽中介層佔封裝成本50-70%，HBM4引入後，部分晶片出現"封裝成本>矽成本"現象- 整合複雜度：12顆HBM4（2048位介面，8Gb/s速率）的訊號完整性挑戰，需引入3nm重驅動晶片2026-2028技術演進路線HBM4/5整合競賽- HBM4：2026年量產，2048位介面，頻寬2TB/s，功耗<15pJ/bit。EMIBT通過TSV間距縮小至25μm直接連接；CoWoS-L採用0.4μm LSI橋接- HBM5：2028年引入，支援近記憶體計算（NMC），在DRAM層內整合計算單元。EMIBT將升級為EMIBT-T，整合計算矽橋；台積電開發CoWoS-R+邏輯層堆疊3D堆疊與混合鍵合- 英特爾Foveros Direct 3D：2027年結合EMIBT，實現晶片間<10μm間距混合鍵合，頻寬密度>10TB/s/mm²- 台積電SoIC+CoWoS：SoIC用於芯粒垂直堆疊（凸點間距<1μm），CoWoS用於HBM連接。預計2028年實現SoIC-L（邏輯+邏輯）與CoWoS-L（邏輯+HBM）混合封裝標準化與生態- UCIe 2.0：2026年支援CXL 3.0協議，速率達64GT/s，英特爾主導開放生態- 台積電3DFabric：保持封閉但最佳化設計工具鏈，2025年推出3D IC參考設計平台，降低客戶學習曲線技術總結技術術語表GAA（Gate-All-Around）：全環繞柵極電晶體，溝道被柵極四面包裹，解決短溝道效應PowerVia/BSPDN：背面供電網路，將PDN移至晶圓背面，提升布線效率和供電完整性EMIB/EMIBT（Embedded Multi-die Interconnect Bridge）：嵌入式多晶片互連橋，局部矽橋實現芯粒間高速互連CoWoS（Chip-on-Wafer-on-Substrate）：台積電2.5D封裝技術，通過矽中介層整合多晶片HBM（High Bandwidth Memory）：高頻寬記憶體，通過TSV堆疊實現超高記憶體頻寬UCIe（Universal Chiplet Interconnect Express）：開放芯粒互連標準，支援CXL協議DTCO（Design-Technology Co-Optimization）：設計技術協同最佳化，提升PPA和良率 (semiboss)

台積電正在擴大其在尖端晶圓代工市場的領先地位。該公司去年第四季度大幅提升了3nm工藝的銷售份額，並計畫於今年開始量產2nm工藝。三星電子也在順應這一趨勢，將其第一代2奈米工藝的良率提高到50%左右。此外，據報導，該公司正在積極準備，以確保獲得更多增長動力，包括指導其合作夥伴推廣其第二代2奈米工藝。15日， 台積電在去年第四季度財報電話會議上披露了尖端晶圓代工工藝的研發和商業化進展情況。台積電董事長魏哲家表示：“N2（2奈米）工藝已於去年下半年成功進入量產階段，基於我們持續提升性能的戰略，我們預計今年將實現快速量產（全面量產）。”N2P工藝是N2工藝的後續工藝，也計畫於今年下半年開始量產。與N2相比，N2P工藝在性能和能效方面均有所提升。此外，採用專有背面供電（BSPDN）技術的16A（1.6nm）工藝也將於今年下半年開始量產。BSPDN將電源線置於晶片背面，從而提升晶片性能並增加設計自由度。業內人士認為，台積電的2nm工藝自量產以來良率一直保持穩定。 台灣當地消息人士甚至聲稱，該工藝的良率超過80%。得益於此， 台積電有望繼去年的成功之後，今年繼續保持其在尖端晶圓代工市場的領先地位。截至去年第四季度，3nm工藝佔台積電總銷售額的28%，創歷史新高。三星電子於去年第四季度開始量產其基於第一代2nm（SF2）工藝的最新移動應用處理器Exynos 2600。Exynos 2600 將搭載於三星電子旗艦智慧型手機Galaxy S26系列中，該系列計畫於今年第一季度發佈。Exynos 2600的設計目標是與高通最新的晶片組平行部署。根據對三星電子內部和外部的綜合分析，該工藝的晶圓良率估計約為 50%。與去年年中 30% 左右的良率相比，這是一個顯著的提升。與前代產品（Exynos 2500）不同，該晶片在初始量產過程中未出現任何重大缺陷。一位半導體行業內部人士表示：“具體數字可能會因評判產品優劣的標準不同而有所差異，但我瞭解到Exynos 2600的良率已經達到了50%左右的相對穩定水平。”他還表示：“MX部門也在鼓勵使用這款晶片組，因此它將佔所有Galaxy手機的約25%。”然而，業內普遍認為，三星電子第二代2nm工藝（SF2P）的成功對於該公司尖端晶圓代工業務的復甦至關重要。與SF2相比，SF2P的 性能提升了12%，能效提升了25%  ，晶片尺寸縮小了8%。另一位半導體行業內部人士表示：“三星電子一直致力於開發基於SF2工藝的下一代SF2P工藝，並於去年年中完成了基礎工藝設計套件（PDK）。” 他補充道：“據我瞭解，他們最近已向DSP（設計解決方案合作夥伴）傳送了指導方針，要求他們積極向客戶推廣SF2P工藝，而不是SF2工藝。”潛在客戶也在密切關注SF2P的成功。除了三星電子的下一代移動應用處理器Exynos 2700之外，SF2P還負責特斯拉人工智慧半導體的量產。去年，三星電子與特斯拉簽署了一份價值22兆韓元的半導體代工生產合同。其主要目標是量產“AI6”，這是一種高性能系統半導體，將應用於特斯拉的下一代前端驅動（FSD）、機器人和資料中心。據報導，AI6晶片採用了三星電子的SF2P工藝。三星電子計畫利用其國內的晶圓代工和封裝設施生產AI6晶片的初始樣品，隨後在其位於泰勒市、目前正在建設中的新晶圓廠進行全面量產。一位半導體行業內部人士表示：“SF2P工藝是三星電子首個獲得外部客戶正式確認可進行大規模量產的2nm工藝。”他還補充道：“如果該晶片的量產順利啟動，其他客戶將能夠以此為參考，更加積極地向三星電子提出量產要求。” (半導體行業觀察)

“由軟到硬”，OpenAI正在推進其成立以來最具戰略意義的一次嘗試。日前，據長期爆料蘋果新產品資訊的供應鏈從業者“智能皮卡丘”披露，OpenAI正在推進內部代號為“Sweetpea” 的隨身AI硬體項目——以語音互動為中心的音訊裝置。據瞭解，Sweetpea項目隸屬OpenAI內部的“To-go”硬體體系，有多種形態裝置同步進行研發，包括家用形態AI終端與AI智能筆等。富士康已被要求，為截至2028年第四季度共五款裝置提前進行產能準備。另外，由於富士康在AirPods代工競爭中幾乎全面失利，Sweetpea被視為富士康重新切入下一代音訊與互動硬體核心賽道的重要機會。Sweetpea摒棄入耳式方案，採用耳後佩戴設計，主裝置採用金屬材質，整體形態類似一塊“蛋石”，內部包含兩枚可拆卸的膠囊式模組，實際佩戴時固定於耳後，面向全天候、去螢幕化的語音使用場景。“Sweetpea” 的物料清單的成本更接近一部智慧型手機，而非傳統耳機產品。這意味著，OpenAI正試圖繞開智慧型手機這一既有入口，重新定義個人計算的起點。現有智能裝置，無論是手機、電腦還是家居終端，都遵循“先喚醒再操作再呼叫智能能力”的邏輯。生成式AI只是嵌入其中，成為“更聰明的功能”。Sweetpea試圖打破這一順序：它不要求使用者主動啟動，目標是在使用者開口的第一瞬間捕捉意圖，讓AI成為“默認存在”的第一響應者。據透露，Sweetpea主處理器將採用2奈米製程的智慧型手機級晶片，並輔以定製晶片，使裝置能夠通過語音指令直接呼叫Siri。裝置音訊模型同樣經過最佳化，可表現自然情緒並處理即時插話，這是Sweetpea能否擺脫“語音助手”標籤、晉陞為全功能AI助理的關鍵。不過，然而業內對這類產品的態度謹慎。分析師本·格倫尼指出：“這對OpenAI可能是一場艱難戰鬥……幾十年的蘋果硬體經驗很可能勝過Sweetpea的首發優勢。”站在蘋果的視角，它也在系統層面加速整合ChatGPT技術，將AI功能深度嵌入iOS，同時與Google強化語音助手和雲服務互通，通過AirPods、Apple Watch、HomePod建構多終端協同網路，防止新興裝置打破護城河。 (騰訊科技)