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下一代EUV光刻，有多貴？
如果說台積電是川普總統所說的“世界上最重要的公司”，那麼EUV 光刻設備無疑是“世界上最重要的機器”。這是否意味著SPIE 先進光刻與圖案技術會議(SPIE Advanced Lithography & Patterning) 成為了世界上最重要的會議？並非完全如此，但它至少是一個了解EUV 和先進邏輯領域最新進展的好機會。
本報告將介紹今年大會的技術亮點及其市場影響。高數值孔徑(HDNA) 是本次大會的主要議題，因為客戶（英特爾）的設備正在大規模生產晶圓。諸如圖案成形（AMAT Sculpta 和TEL Acrevia）和定向自組裝等互補圖案化技術正在蓬勃發展。 ASML 本身也已進入下一個主題：CFET 時代的超高數值孔徑(HyperNA)。
High NA EUV的製造準備情況
本次大會的亮點主題演講由英特爾的史蒂夫·卡森(Steve Carson) 發表，內容是關於其兩台已安裝完畢的高數值孔徑EUV 光刻機的製造準備情況。回顧一下，英特爾已全力投入高數值孔徑EUV 光刻機，一年多前就安裝了第一台出貨的光刻機EXE:5000，並在不久後接收了第二批光刻機，以便在競爭中搶佔先機，積累早期經驗。
英特爾顯然將High NA EUV視為其推出14A節點產品策略的關鍵組成部分，儘管他們曾表示14A節點僅需Low NA即可實現。目前，兩台已完全安裝的設備已累積曝光了3萬片晶圓，因此他們目前處於最佳位置，可以評估這款新型光刻機在製造環境中的可行性。他們的目標是以創紀錄的速度，推出一條採用新型High NA EUV系統的開發試驗線，避免Low NA EUV帶來的產能爬坡緩慢問題。
英特爾和ASML 合作開發了多項首創的新型掃描器（scanner）技術。掃描器的常規製造流程是在ASML 費爾德霍芬工廠進行組裝，並根據客戶和ASML 商定的規格對組裝完成的設備進行測試。之後，設備會被拆卸並運送到客戶的晶圓廠進行安裝和重新組裝。而首款高數值孔徑設備則跳過了工廠整合和測試環節，直接在英特爾進行測試。
這項技術在首台新掃描器上從未實現過，也前所未聞——高數值孔徑掃描儀與低數值孔徑掃描儀有著顯著的不同。 ASML 和英特爾在這個過程中密切合作，因為許多關於如何啟動和提高設備可靠性的程序和方法都是首次接觸。
然而，單憑一台功能齊全的掃描器，僅僅是高數值孔徑難題的冰山一角。這條試產線還需要工藝、光罩（掩模版）和光學鄰近校正(OPC) 等技術，才能在緊迫的14A 時間表內準備就緒。這尤其困難，因為所有四個要素相互依存，這意味著開發必須按順序進行。英特爾被迫在這方面進行創新，並盡可能地實現並行化。
製程部分包括光阻，英特爾同時使用了LowNA NXE系統和伯克利的微場曝光工具來表徵和篩選用High高NA的光阻。將圖案從光阻轉移到底層材料堆疊的蝕刻製程通常也在這個階段決定。
OPC 是一套複雜的軟體套件，用於將晶片設計轉換為光刻掩模版上的複雜形狀。通常，OPC 模型會使用實際的掃描器、POR（process of record）光阻和蝕刻劑進行校準，以列印真實的晶圓。裝置遮罩版的OPC 模型（通常稱為“keyword”）需要了解許多製程細節。它們包含一個蝕刻偏置表，因此，必須先開發並表徵蝕刻製程。新掃描器特有的、針對特定照明光瞳的通距偏置，也針對新的光阻進行了表徵。
但當時HighNA掃描器尚未面世。因此，英特爾開發了一種無需真實晶圓資料即可校準OPC模型的新方法。他們採用了模擬和低NA曝光相結合的方法，並利用這些曝光資料進行外推，最終調整High NA OPC模型。由於OPC模型在沒有晶圓資料校準的情況下精確度會很差，因此通常不會採用這種方法，但英特爾證明了這是可行的。
OPC 模型對於高數值孔徑光罩的製作至關重要，因為高數值孔徑光罩具有較小的特徵尺寸和新的變形設置，而低數值孔徑光罩則不然。由於OPC 模型不再是關鍵路徑，光罩可以及時生產，以滿足掃描儀的認證要求，並幾乎立即投入試產線。傳統上，這個過程在掃描器驗收後需要數月時間，而英特爾和ASML 將其縮短至幾乎為零。對於一項全新的掃描器技術而言，如此短的啟動時間是前所未有的。
高數值孔徑成像結果
安裝好掃描器並準備好光罩後，英特爾便可以對該設備進行性能測試。光源功率和可靠性等基本指標遠超過新掃描器系統的目標。光源功率達到了目標值的110%，這是新EUV系統首次超越初始目標值。相較之下，NXE:3300開發設備在首次出貨時僅為目標值的15%，而NXE:3400B生產系統僅為目標值的50%。 ASML實際上已經領先於其光源路線圖。可靠性達到了85%，也顯著優於處於同一開發階段的任何先前系統。
套刻性能（Overlay performance）令人印象深刻－0.6奈米的套刻精度與低數值孔徑（NA）工具對準。這種跨多種工具的卓越性能通常被認為是理所當然的，但卻是ASML 獨特之處的一部分。它使晶片製造商能夠靈活地混合搭配各種工具組合，並獲得良好的效果，而無需將關鍵層限制在同一工具甚至同一晶圓卡盤上。競爭對手在這方面落後數奈米。
這項overlay結果足以讓英特爾和ASML 宣布，高數值孔徑(NA) 對縫合區域（stitched fields）沒有任何影響。這一直是個大問題，因為高數值孔徑的光學元件會限制區域大小，因此像GPU 這樣的大型晶片需要縫合。儘管他們已經聲明，但無晶圓廠客戶是否會接受縫合晶片仍是一個懸而未決的問題。至少在縫合區域可能會有設計規則限制。
關於光阻厚度的共識是，高數值孔徑微影技術需要更薄的薄膜塗層，這會影響所需的光學焦深。英特爾能夠對此影響可製造性的關鍵製程參數進行評估。新型高數值孔徑設備的聚焦控制性能優於低數值孔徑NXE 系統，並符合目標規格。
除了核心光刻性能外，英特爾還分享了金屬層和接觸孔層的早期裝置數據。這兩層都是14A光刻製程的關鍵層，High NA EUV技術可能決定良率。對於金屬層，本次比較使用了單次High NA曝光來取代現有的金屬化方案，該方案包含三次Low NA曝光，總共超過40個製程步驟。
值得注意的是，low NA製程採用間距分割（pitch splitting）和自對準雙重曝光（SADP）技術，以突破LowNA EUV單次曝光的限制。英特爾稱之為自對準光刻蝕刻（SALELE：self-aligned litho-etch litho-etch）。 SADP需要許多製程步驟，因為它依賴原子層沉積（ALD）和一系列蝕刻製程將金屬間距分割成所需的幾何形狀。另外兩次EUV曝光用於切割掩模版，用於修整間距分割造成的線條，並對較大間距的金屬特徵進行圖案化。 High NA工藝則以一次曝光和更少的工藝步驟取代了所有這些步驟。
對於接觸孔(CH：contact-hole) 層，英特爾分享了良率數據，顯示高數值孔徑(NA) 製程的良率與現有的低數值孔徑(LELE：low-NA multi-patterning) 多重曝光製程的良率相似。需要指出的是，早期用於測量層健康狀況的掩模版在提供理想結果方面表現不佳。通常，需要多次迭代OPC 和掩模版旋轉才能獲得即時良率訊號。因此，在現階段，高數值孔徑製程與成熟製程之間的良率相當，令人印象深刻。
他們沒有透露Low NA掩模步驟的數量，也沒有透露工藝步驟的總數。我們假設，在最終蝕刻轉移和金屬化之前，會將兩遍Low NA掩模儲存在硬掩模中。
最後，英特爾呼籲大家積極投入新的掩模基礎建設，並大膽宣布其兩款高數值孔徑EUV 系統現已「投入生產」。 「投入生產」指的是經過驗證的製程測試晶圓，而非高數值孔徑光刻機正在運行商業產品。
這裡使用的已驗證工藝很可能是18A，因為它正處於開發的最後階段，並與潛在客戶進行掩模版流片，工藝步驟基本上已確定。這為將一個或多個關鍵層替換為高數值孔徑(NA) 的實驗提供了一個便捷的基準。與目前已充分錶徵的18A 低數值孔徑(NA) 的POR 進行比較，可以為14A 的開發提供寶貴的回饋。
這個概念也用於測試許多新技術，以便在量產前進行驗證。以7nmlow NA EUV為例，它被用來在成本合理之前獲得良率經驗。當時的初始光源功率太低，無法讓EUV與DUV四重圖案化技術競爭。
High NA光刻的成本
ASML 最新的高數值孔徑系統EXE:5000 重達驚人的150 公噸，造價接近4 億美元。其價格幾乎是低數值孔徑系統的兩倍，這直接導致更高的營運成本，最終導致晶圓成本的增加。
正如我們在關於High NA與low NA多重曝光的報告中所討論的那樣，設備選擇取決於成本。雖然降低複雜性是好事，但並非在所有情況下都更便宜。這正是英特爾演講中忽略的一點。它比Low NA LELE或SALELE更便宜嗎？
鑑於他們正在「生產」中，並將分支High NA運行路徑與這些替代方案進行直接比較，他們一定知道答案。英特爾、imec和IBM都在推動在14A節點採用High NA；然而，過早投入大量掃描器來運行生產線（耗資數十億美元）可能與過晚投入新的支援技術一樣有害。
SPIE 組織者習慣將最重要的演講安排在周四下午，其中一場演講由來自IBM 的Luciana Meli 主持，她發表了唯一一場關於150 噸重大象的演講——High NA 是否具有成本效益？
IBM 基於模擬以及他們在Veldhoven High NA EUV 實驗室的工作，提出了幾項關鍵發現。首先，他們確定了以單次High NA 曝光取代多次Low NA 曝光，最可能帶來益處的14A 層：
他們的成本分析集中在SALELE 上，因為它具有最高的成本節約潛力，可以用一次High NA 曝光代替三到四次Low NA 曝光。這裡的詳細資訊填補了英特爾談話中遺漏的一些關鍵問題。首先，SALELE 中的製程步驟數大約是High NA 單次曝光所需步驟的兩倍。回想一下，英特爾表示，對於他們的三掩模工藝，SALELE 大約有40 個工藝步驟；因此，High NA 模組中的步驟數仍然很重要。對於成本，IBM 聲稱四掩模SALELE 製程比單次High NA 曝光的成本高1.7 到2.1 倍。這個結果並不令人驚訝，但卻是一個很好的成本數據點——預計High NA 單次曝光將比三倍或四倍Low NA 曝光更便宜。
然而，IBM 也幫助我們驗證了我們關於High NA 與low NA 雙重曝光的模型，這表明Low NA 方案更便宜。他們的數據顯示，單次High NA 曝光的成本大約是單次Low NA 曝光的2.5 倍。這有力地表明，除非將三個Low NA 掩模版縮減為一個High NA 掩模版，否則High NA 的任何單次曝光成本優勢都不會顯現。
IBM 演示中另一個有趣的發現是，High NA 單次曝光的金屬製程可能難以滿足金屬點對點(tip-to-tip) 的設計目標。需要注意的是，low NA SALELE 製程在這方面表現出色，它採用專用的切割遮罩來定義點對點(tip-to-tip) 的特徵。 IBM 建議採用定向蝕刻製程技術（例如應用材料公司的Sculpta 工具）來彌補此缺陷－下文將詳細介紹圖案成形技術。
高數值孔徑6 x 12 英吋遮罩
英特爾全體會議演講的最後一張投影片呼籲大家積極推廣大型高數值孔徑掩模版。他們一直在強調這一點，理由充分：一個6 x 12英寸的掩模版，是長期以來行業標準的6 x 6英寸掩模版的兩倍，將使掃描儀的生產效率提高23%到50%。
它支援全場曝光，消除了拼接問題，同時提高了吞吐量。假設掃描器成本合理增加，這將顯著影響關鍵層的經濟效益，使其明顯有利於高數值孔徑。
儘管英特爾和其他公司表示，大型掩模版在掩模生態系統中尚未遭遇重大挑戰，但真正的轉折點實際上取決於ASML。儘管執行長Christophe Fouquet 去年在SPIE EUV 大會上的全體會議對大型掩模版持積極態度，但該技術當時並未列入路線圖，公司也未正式宣布能夠或將要開發該技術。今年，ASML 在全體會議上更進一步，表示更大的“生態系統正在進步”，“影響研究正在進行中”，並且該技術可能在“未來十年初”的某個時候推出。
這並非小改動。自1980年代投影光刻技術問世以來，6 x 6吋的遮罩尺寸就一直是標準尺寸。所有工裝：毛坯製造、光阻塗覆、電子束寫入、掩模清潔、晶圓廠處理等等，都必須依照新的光罩尺寸進行重建。這相當於將晶圓尺寸從200毫米提升到300毫米（十年前嘗試升級到450毫米失敗了）。這個時間線肯定超出了14A節點的製程提升範圍。
對ASML 來說，6×12 吋掩模版與其核心EUV 系統策略相悖。 ASML 希望將NXE、EXE 以及未來的超高數值孔徑(Hyper-NA) 系統整合到一個通用平台上，以簡化生產流程，其中一項改進就是光罩平台和處理系統。大型掩模版需要對這些模組進行重大改動，並可能破壞通用性。
大型掩模版也不符合ASML 的經濟利益。如果要在兩台常規高數值孔徑掩模版光刻機和一台大型掩模版光刻機之間做出選擇，那麼銷售兩台完整的光刻機可能會為ASML 帶來2 億到3 億美元的額外收入。開發大型掩模版光刻機對客戶來說非常有利。
High NA EUV：以14A還是10A插入？
在14A製程下，High NA僅在少數金屬層中具有成本優勢，而英特爾製程中它可以取代三層光罩。需要注意的是，台積電在其A14製程中不一定使用三重EUV曝光，這是英特爾獨有的。英特爾指出，在其他層中，它提供了設計靈活性和製程簡化——這些優勢與成本無關。
僅僅為了降低三層的成本，就值得冒著提前引進新技術的風險嗎？雖然成本確實降低了，但相對於大約100層的整體晶片製程而言，它所佔的比例很小。英特爾甚至公開表示，即使沒有High NA，14A製程也是可行的，尤其是在客戶有需求的情況下。但目前大多數跡像都表明，英特爾會在14A製程的關鍵層級採用High NA。該公司內部的慣性可能過於強大，現在很難改變方向。如果6 x 12吋掩模版能夠為潛在的10A工藝做好準備，從而帶來非常有利的經濟效益，那麼英特爾可能會從早期採用中獲益。目前，它在High NA方面的學習和專業知識遠遠領先於競爭對手。
金屬氧化物光阻
近年來，金屬氧化物光阻(MOR：Metal-oxide resist ) 一直是「下一個」 EUV 光阻平台。與成熟的有機化學放大光阻(CAR：chemically amplified resists ) 相比，MOR 光阻提供了更優的分辨率-線寬-靈敏度(RLS：Resolution-LER-Sensitivity) 性能。由於EUV 受光子限制，因此靈敏度和線寬粗糙度（或CD variance）尤其重要。在13.5nm 波長下，光源發射的光子相對較少，但相對於DUV 波長，其功率則高得多。劑量靈敏度的微小改進可能會對吞吐量產生重大影響，從而影響營運成本。
然而，與任何新技術一樣，光阻平台的變革需要巨大的動力才能引發全產業的採用。對於現有節點而言，其優勢不足以引發變革。
隨著高數值孔徑(NA) 的引入，MOR 的時代似乎終於來臨了。焦深也是關鍵驅動因素之一，因為它會隨著數值孔徑(NA) 的平方而減小；這意味著高數值孔徑掃描器的焦深非常小。景深(DoF) 也會受到照明光瞳的影響，必須針對特定圖案進行最佳化才能產生最佳影像。遺憾的是，針對越來越小的圖案的最佳光瞳通常會降低景深。透鏡數值孔徑和照明光瞳的共同作用都會降低焦深，從而達到一個臨界點，屆時將不可避免地產生非常薄的光阻膜。
光阻厚度必須小於焦深，以便影像在整個光阻高度上都能聚焦，否則光阻中形成的圖案品質會很差。這正是薄型MOR光阻優於薄型CAR光阻的地方。傳統的CAR光阻平台利用有機丙烯酸聚合物主鏈（碳-碳鏈）作為阻擋蝕刻的基礎，從而將圖案轉移到硬掩模版，例如氮化矽(SiN)。薄型有機聚合物薄膜不具備足夠的抗蝕刻性，無法承受圖案轉移；然而，金屬氧化物光阻具有更好的蝕刻選擇性，可以將圖案轉移到大多數硬掩模膜中。因此，MOR光阻比CAR光阻具有更佳的光學和蝕刻性能。
以通孔為例，通孔是一種圖案緊密的孔，將用金屬填充以形成金屬層之間的互連，其交叉點似乎在30 奈米間距左右。從現在起約2 個節點後，在A10 製程中，通孔可能會縮小到這個間距。這符合我們對何時引入高數值孔徑(NA) 具有經濟性的預期。換句話說，對於少數關鍵層（例如金屬和通孔），同時採用MOR 和高數值孔徑(NA) 可能是合理的。今年大多數包含高數值孔徑曝光數據的SPIE 論文都使用了MOR 而不是CAR。
正在進行的更多研究將決定光阻的未來之戰。 MOR 將採用濕法還是乾式塗佈和顯影製程尚待確定。 TEL 在這方面佔據主導地位，其濕旋塗和濕式顯影製程均為現行標準，製程在其Track 設備中完成。 Lam 則試圖透過乾式光阻沉積和蝕刻顯影製程在關鍵層佔據市場份額，這兩項製程均在其設備中完成，與傳統的光刻機不同。
以上都是值得關注的地方。
Hyper NA，未來目標
展望未來，還有下一代EUV光刻機－Hyper NA EUV微影機。
2023年，時任ASML 首席技術官Martin van den Brink 在公司當年的年報中寫道：「NA 高於0.7 的超高數值孔徑無疑是一個機遇，並且從2030 年左右開始將變得更加明顯。」「它可能最適用於邏輯晶片——而且它需要比[高零光尺寸增加尺寸] 關鍵機值機值——而且它需要比[高功率值（LUV] 關鍵機值更實際價值機——而且它需要比[高數值] 雙重價值。正在推動我們整體EUV 能力平台的改進，以降低成本並縮短交付周期。
ASML 目前的EUV 設備由低數值孔徑(NA) 型號組成，其光學元件數值孔徑(NA) 為0.33，可實現13.5 奈米的臨界尺寸(CD)。這足以透過單次曝光圖案化實現26 奈米的最小金屬間距和25-30 奈米的近似互連間距。這些尺寸足以滿足4 奈米/5 奈米級生產節點的需求。然而，業界需要3 奈米的間距達到21-24 奈米，因此台積電的N3B 製程技術旨在採用低數值孔徑EUV 雙重圖案化技術來列印盡可能小的間距。這種方法被認為成本非常高。
具有0.55 NA 光學元件的下一代High NA EUV 系統將實現8nm 的CD，這足以打印約16nm 的最小金屬間距，這對於3nm 以後的節點很有用，並且預計即使對於1nm 也足夠好，至少根據Imec設想的數字。
但金屬間距將進一步縮小至1奈米以下，因此業界將需要比ASML高數值孔徑設備更先進的設備。這促使我們開發出具有更高數值孔徑投影光學系統的超數值孔徑（Hyper-NA）設備。 Martin van den Brink證實，他們正在研究超數值孔徑技術的可行性。不過，目前尚未做出最終決定。
增加投影光學系統的數值孔徑是一個昂貴的過程，涉及對光刻工具的設計進行重大改變。具體來說，這包括機器的物理尺寸、開發許多新組件的需要以及成本增加的影響。 ASML 最近揭露，低NA EUV Twinscan NXE 機器的成本為1.83 億美元或更高，具體取決於配置，而High NA EUV Twinscan EXE 工具的價格為3.8 億美元或更高，具體取決於配置。 Hyper NA 的成本會更高，因此ASML 必須回答兩個問題：它是否可以在技術上實現，以及對於領先的邏輯晶片製造商來說是否具有經濟可行性。
只剩下三家領先的晶片製造商：英特爾、三星和台積電。總部位於日本的Rapidus 尚未發展成為可行的競爭對手。因此，雖然需要hyper NA EUV 光刻技術，但它必須是合理的價格。
「Hyper-NA 的引入將取決於我們能夠降低成本的程度，」Martin van den Brink曾表示。 「我曾多次走遍全球，與客戶探討Hyper-NA 的必要性和可取性。最近幾個月，我逐漸確信並了解到，客戶希望進一步降低分辨率，因此Hyper-NA 有可能用於邏輯和內存芯片的量產。這將在未來十年左右實現。但最終取決於成本。」Martin van den Brink在2023年的採訪中提到。(半導體產業觀察)