台積電，顛覆封裝？

過去幾年，人工智慧徹底帶火了GPU，而作為背後的支撐力量。台積電CoWoS封裝技術也強勢崛起。

眾所周知，多年來，GPU絕對龍頭輝達一直是台積電的重要合作夥伴，但在 AI 領域最初的熱潮之後，NVIDIA 更進一步深化了與台積電的合作。如今，雙方的合作關係已經發展到一定程度。輝達首席執行官黃仁勳甚至表示，除了台積電之外，NVIDIA 別無選擇，尤其是在 CoWoS 領域。“這是一種非常先進的封裝技術，很抱歉，我們目前沒有其他選擇。”黃仁勳如是說。

這個技術也為台積電帶來了很多收入，有消息指出他們甚至超越日月光，成為全球最大封測玩家。不過他們並沒止步，公司過去兩年也在大幅擴張CoWoS產能。與此同時，一些技術的新變化，也正在悄然產生。

CoWoS的演進瓶頸

關於台積電的CoWoS，在半導體行業觀察之前的文章《殺瘋了的CoWoS》中，我們有了很深入的描述。但在這裡我們要注意一個點，那就是輝達在最新的Blackwell 系列產品中將使用更多的CoWoS-L 封裝產能，減少 CoWoS-S 封裝產能。

據路透社報導，黃仁勳在日月光科技子公司矽品精密工業有限公司（SPIL）舉行的先進封裝工廠正式啟用新聞發佈會上表示：“隨著我們進入Blackwell，我們將主要使用 CoWoS-L 封裝。” “當然，我們仍在生產 Hopper 封裝，Hopper 封裝也將使用 CowoS-S 封裝。我們還將把 CoWoS-S 封裝的產能轉換為 CoWoS-L 封裝。因此，我們並非要減少產能，而是要增加 CoWoS-L 封裝的產能。”

之所以做出這個決定，背後一個重要原因是基於 Blackwell 架構的 Nvidia  B100和B200 GPU 需要兩個計算晶片，並且需要以 10 TB/s 的頻寬進行互連。而台積電的 CoWoS-L 技術實現了這一點，該技術使用局部矽互連 (LSI) 橋接器和充當重分佈層 (RDL) 的有機中介層。

但是，我們也必須意識到，隨著晶片尺寸不斷增大的趨勢，例如 AI 晶片尺寸可能達到 80x84 毫米，一塊 12 英吋晶圓只能容納四個這樣的晶片。此外，超大尺寸CoWoS封裝面臨著與基板尺寸和散熱相關的挑戰。例如，5.5倍光罩版本需要100x100毫米的基板，而9倍光罩版本則超過120x120毫米。大尺寸基板將影響系統設計和資料中心配置，尤其是在電源和冷卻系統方面。在功耗方面，高性能處理器每機架功耗可能達到數百千瓦，這使得液冷和浸入式冷卻技術能夠更有效地管理散熱。

與此同時，台積電過去一直在CoWoS中使用助焊劑。助焊劑的作用是提高連接晶片和中介層的微型凸塊的附著力，並防止形成降低鍵合質量的氧化膜。然而，CoWoS 正逐漸演變口無助焊劑鍵合機，並在研發階段進行評估”，“我們預計今年年底完成測試”。

成一種越來越難以使用助焊劑的環境。凸塊鍵合後必須清除（清潔）助焊劑，但隨著中介層尺寸的增大，很難完全清除積聚在中心的助焊劑。如果助焊劑殘留，可能會影響晶片的可靠性。

事實上，台積電也正在聚焦解決這些問題。

例如針對助焊劑的問題，據報導，台積電正在積極探討無助焊劑鍵合技術在CoWoS上的應用。報導指出，在去年在提升CoWoS良率方面遇到了困難之後，台積電不得不將重點放在包括無助焊劑鍵合在內的替代技術上。

半導體業內人士此前透露，“台積電目前正在少量進

來到中介層尺寸尺寸方面，截至 2023 年，台積電 CoWoS 封裝中的中介層尺寸為 80x80mm。它大約比光罩大 3.3 倍。按照台積電計畫，到2026年，將推出具有 5.5 倍掩模尺寸的 CoWoS-L 。具有創紀錄的 9.5 倍掩模尺寸、整合 12+ HBM 堆疊的 CoWoS 也有望於 2027 年推出。在台積電的路線圖中，還有一個叫做SoW-X (System-on-Wafer)的技術，與 CoWoS 相比，其性能提高了 40 倍，模擬了完整的伺服器機架功能，計畫於 2027 年實現量產。

但是，這並沒有舒緩大家的擔憂，這也正是FOPLP（Fan-out panel-level packaging）最近半年纍纍被提及的原因之一。在此前文章《FOPLP來襲，CoWoS壓力大增》中，我們也對此進行了介紹。相關報導也指出，台積電在這個技術上也有佈局。

然而近日，另一則消息透露，台積電將押注CoPoS技術，並計畫于于 2029 年實現量產。而輝達，則有望成為他們的第一個客戶。

顛覆傳統中介層

CoPoS是Chip-on-Panel-on-Substrate的縮寫，作為對比，CoWoS是Chip-on-Wafer-on-Substrate。從這個命名全程可以看到，就是中間的這個wafer換成了panel。

從技術上看，CoPoS 本質上是將中介層“面板化”，建立所謂的面板 RDL（重分佈層），或者將晶片放置在“面板級 RDL 層”上。這讓即使是 510x515 毫米的面板，也能容納數倍於 300 毫米晶圓的晶片數量。

來到台積電方面，CoPoS本質上就是CoWoS-L和CoWoS-R的方形面板演進，將傳統的圓形晶圓取代為矩形基板。據報導，矩形設計尺寸為310x310毫米，比傳統的圓形晶圓提供了更大的可用基板空間，從而提高了產出效率並降低了成本。

據台媒透露，台積電位於嘉義的 AP7 工廠正逐漸成為下一代先進封裝的關鍵樞紐。該工廠計畫分八個階段建設，並將在第四階段開始大規模生產 CoPoS。台媒進一步報導，AP7 的第一階段（P1）將作為蘋果的專用 WMCM（多晶片模組）基地，而第二階段和第三階段則專注於提升 SoIC 的產量。值得注意的是，該報導稱，AP7 並未計畫生產 CoWoS，而是將保留在 AP8，該工廠由群創光電的舊工廠改建而成。

聰明的你一定發現，無論是FOPLP還是COPOS，都是與面板有關，那這兩者又有啥區別呢？

首先，如上所述，FOPLP（扇出型面板級封裝）和 CoPoS（基板上面板晶片封裝）均採用大型面板基板進行封裝。但是，他們在架構和應用方面存在顯著差異，尤其是在中介層（interposer）的使用方面。FOPLP 是一種無需中介層的封裝方法，晶片直接重新分佈在面板基板上，並通過重分佈層 (RDL) 進行互連。這種方法具有成本低、I/O 密度高、外形尺寸靈活等優勢，適用於邊緣 AI、移動裝置和整合密度適中的中端 ASIC 等應用。

相比之下，CoPoS 採用了中介層，從而實現了更高的訊號完整性和穩定的功率傳輸——這在整合多個高性能、高功率晶片（例如 GPU 和 HBM）時尤為重要。中介層的存在使 CoPoS 更適合需要大面積封裝和高速資料傳輸的高端 AI 和 HPC 系統。

此外，據瞭解。CoPoS 中的中介層材料正在從傳統的矽演變為玻璃，從而提供更高的成本效益和熱穩定性。

資料顯示，與傳統有機基板相比，玻璃芯基板具有更高的互連密度、更靈活的訊號布線、更少的 RDL 層數、更高的頻寬密度以及更低的單次資料傳輸功耗。尤其值得一提的是，採用 TGV（玻璃通孔）技術，損耗極小，且材料的平整度、CTE（熱膨脹係數）、剛性、吸濕性和導熱性等性能都相對理想。此外，它還具有優異的機械和電氣特性，以及光傳輸應用的潛力。

這也是台積電將 CoPoS 定位為未來 CoWoS-L 的潛在替代品的原因之一。據瞭解，未來CoPoS封裝市場鎖定AI等高級應用，其中採用CoWoS-R製程的將鎖定博通，CoWoS-L則是目標服務輝達及超微。

業界分析，CoPoS捨棄傳統的圓形晶圓，化圓為方，直接將晶片排列於大型方形面板基板上，大幅提升產能與面積利用率，CoPoS封裝結構更具彈性，適合多樣化晶片尺寸與應用需求，在AI、5G與高效能運算領域展現強大競爭力。

寫在最後

雖然好處不少，但我們要明白，如果一個看起來很好的技術如果還沒有被普及，那就肯定是因為它還有一些還沒有被客戶的短板。

例如這個從圓形封裝工藝到方形封裝工藝的轉變，就需要投入大量的材料和裝置研發。而為了實現高精細的導體圖案，還需克服翹曲、均勻度等問題，因為這對良率將是一個挑戰。另外，客戶對RDL 線寬/間距的要求從10µm 縮小到 5µm，甚至 2µm、1µm，這就需要供應商在RDL 佈局方面實現新的突破。

總而言之，未來可期，仍需努力。 (半導體行業觀察)