什麼是CoWoS？CoWoS是台積電獨創的一種先進封裝技術，全稱為 Chip-on-Wafer-on-Substrate（晶片-晶圓-基板）。簡單來說，它不是一種晶片製造技術（比如5奈米、3奈米），而是一種將不同晶片“組裝”在一起的高級方法。你可以把它想像成：傳統方法是把晶片像獨立的零件一樣焊在主機板上，而CoWoS則是在一個微型的“高科技托盤”上，把多個高性能晶片緊密地封裝在一起，形成一個功能強大的“超級晶片”。它屬於2.5D封裝技術。2D封裝傳統的，一個晶片封裝在一個基板上。3D封裝將多個晶片直接垂直堆疊起來（例如快閃記憶體晶片）。2.5D封裝 (CoWoS就是)將多個晶片水平放置在一個 közbenső層（Interposer）上，然後再整體封裝到基板上。這個 közbenső層是關鍵。CoWoS 的核心結構與工作原理CoWoS這個名字本身就揭示了它的三層結構：Chip (晶片)：頂層的核心部件。通常包括一個或多個邏輯晶片（如GPU、CPU、ASIC）和多個高頻寬記憶體（HBM，High-Bandwidth Memory）。例如，NVIDIA的H100 GPU就是將一個大的GPU邏輯晶片和幾顆HBM記憶體放在一起。Wafer (矽中介層 - Silicon Interposer)：這是CoWoS技術的靈魂。它是一塊非常薄的矽片，上面刻有極其精密的線路。它的作用像一個“超高速立交橋”，讓頂層的邏輯晶片和HBM記憶體之間可以進行超高密度、超高頻寬的資料交換。為什麼需要它？如果直接把GPU和HBM放在傳統的PCB基板上，它們之間的距離會很遠，線路也很粗，資料傳輸速度慢、延遲高、功耗大。而矽中介層上的線路間距可以做到微米級，比基板小幾個數量級，從而實現了極短、極快的連接。Substrate (基板)：最底層的載體。矽中介層的尺寸非常精密，無法直接銲接到電腦主機板上。基板的作用就是扮演一個“轉換器”，將中介層上微小的引腳（Micro-bumps）連接轉換成尺寸更大的焊球（BGA Balls），以便最終能安裝在普通的PCB電路板上。整個流程就像：將高性能的晶片（Chip），通過微小的焊點安裝在佈滿高速公路的矽中介層（Wafer）上，再將這個整體封裝到一個基板（Substrate）上，最終形成一個可以被使用的完整晶片產品。CoWoS 的主要優勢極高的頻寬和極低的延遲這是CoWoS最核心的價值。通過矽中介層，GPU等計算核心可以和HBM記憶體實現數TB/s的超高頻寬，這是AI訓練和推理所必需的，能有效解決“記憶體牆”問題。異構整合 (Heterogeneous Integration)CoWoS允許將不同工藝、不同功能、甚至不同廠商的晶片（Chiplets）整合在一個封裝內。例如，邏輯晶片可以用最先進的3nm工藝來追求性能，而I/O晶片可以用較成熟的工藝來控製成本。這打破了“所有功能必須整合在單一晶片上”的限制，延續了摩爾定律的精神。功耗更低因為晶片間的連接距離被縮短到微米級，訊號傳輸所需的能量大大減少，從而降低了整體功耗。尺寸更小相比於在主機板上分散佈置多個晶片，CoWoS將它們整合在一起，大大縮小了最終產品的尺寸和主機板面積。CoWoS 的技術演進和不同版本為了應對不同的成本和性能需求，台積電發展出了一個CoWoS家族：CoWoS-S (Silicon Interposer)：最經典、性能最高的版本，使用完整的矽中介層。NVIDIA的A100/H100/H200/B100等頂級AI晶片都採用這種技術。缺點是成本非常高昂，因為需要一大塊高精度的矽片。CoWoS-R (RDL Interposer)：這是一個更具成本效益的方案。它使用有機材料和重布線層（RDL, Re-Distribution Layer）來代替昂貴的矽中介層。性能略低於CoWoS-S，但成本優勢明顯，適用於對成本更敏感的應用。CoWoS-L (LSI & RDL Interposer)：這是最新的混合型方案。它結合了CoWoS-S和-R的優點，在一個有機基板中嵌入了多個小塊的本地矽橋（LSI, Local Silicon Interconnect）。這些矽橋只在需要超高密度互連的關鍵區域使用（例如連接邏輯晶片和HBM），其他區域則使用成本較低的RDL。這在性能和成本之間取得了很好的平衡，被認為是未來的一個重要方向。主要應用領域與市場影響AI 加速器 / 資料中心GPU這是CoWoS的“殺手級應用”。沒有CoWoS，就沒有今天NVIDIA A100/H100等AI算力霸主。AMD的Instinct系列AI加速器也同樣依賴此技術。高性能計算 (HPC)用於超級電腦和科學計算的處理器。高端網路晶片用於資料中心的高速交換機和路由器。高端FPGA可程式設計邏輯晶片也用它來整合HBM和高速收發器。由於AI需求的爆炸式增長，對CoWoS產能的需求也急劇飆升，導致台積電的CoWoS產能一度成為全球AI供應鏈最關鍵的瓶頸之一。台積電也為此投入巨資，在全球範圍內（尤其是在台灣）瘋狂擴建CoWoS封測廠。台積電的CoWoS技術是後摩爾定律時代，通過系統級創新延續晶片性能增長的關鍵使能者。它通過2.5D封裝的形式，實現了晶片間的超高頻寬互聯，完美滿足了AI、HPC等應用對海量資料搬運的需求。可以說，CoWoS不僅是台積電領先全球的護城河之一，更是整個AI產業發展的基石。 (葉檸風Mireille)

12月24日消息，半導體大廠英特爾（Intel）近日展示了其在先進封裝領域的最新研發成果，推出一系列以Intel 18A 與Intel 14A 等先進節點製程的多芯粒（Multi-chiplet）產品概念。不僅展現了英特爾在Foveros 3D 與EMIB-T 先進封裝技術上的突破，更傳遞出其希望在高性能計算（HPC）、人工智慧（AI）及資料中心市場與台積電的CoWoS 封裝技術一決高下的信心。英特爾本次技術展示的核心在於其精密且具高度擴展性的先進封裝構架。根據資料顯示，英特爾將利用Intel 14A-E 節點製程提供突破性的邏輯性能，該製程同時採用了第二代RibbonFET電晶體與全新的PowerDirect 技術。而在基礎晶片部分，則採用Intel 18A-PT 製程，這是首款採用背面供電技術的基礎晶片，能顯著提升邏輯密度與電力供應的可靠性。此外，為了達到極致的垂直堆疊目標，英特爾還匯入了Foveros Direct 3D 技術，通過極細間距的混合鍵合（Hybrid Bonding）進行精密3D 堆疊。而在多芯粒互連方面，新一代的嵌入式多晶片互連橋接（EMIB-T）技術加入了矽穿孔（TSV）技術，可提供更高的頻寬，並整合更大規模的晶片組。另外，英特爾還在展示視訊中披露了兩款極具前瞻性的概念設計，展現了其超越傳統光罩限制（Reticle Limit）的技術實力。其中在中階解決方案方面，可配備4個計算晶片與12個HBM。至於在旗艦解決方案方面，則是將規模擴大到16個計算晶片與24個HBM ，並可配置多達48個LPDDR5X 控製器，極大化AI 與資料中心工作執行所需的記憶體密度。而且，這些設計採用了類似“Clearwater Forest”的構架，其基礎晶片負責搭載SRAM，並通過Foveros 3D 技術將頂層包含AI 引擎或CPU IP的計算晶片堆疊在上面。記憶體支援方面，英特爾強調其封裝方案能無縫相容目前的HBM3/HBM3E，以及未來的HBM4、HBM5 等新一代標準。根據市場的分析，英特爾這次一系列展示動作，無疑是向台積電發出挑戰。台積電目前已規劃9.5倍光罩尺寸的CoWoS 解決方案，並結合A16 製程，以及超過12個HBM4E （通過CoWoS-L）。然而，英特爾表示，其封裝構架具備超過12倍的光罩尺寸，顯示在規格上有意超越台積電。英特爾還特別強調，雖然Intel 18A 製程主要用於其內部產品，但Intel 14A 節點製程則是專為外部客戶設計的。因此，英特爾目前正積極與產業夥伴建立多元生態系，目的是提供更快的上市時間與更具韌性的供應鏈。儘管英特爾過去在先進封裝領域早有建樹，例如被視為工程奇蹟的Ponte Vecchio 晶片，但受限於良率問題與研發延遲，該產品並未取得商業化上的成功，隨後如Falcon Shores 等多項計畫也遭取消。因此，目前英特爾正試圖憑藉Jaguar Shores，以及備受期待的Crescent Island AI GPU 捲土重來。對英特爾而言，真正的考驗在於能否成功爭取到第三方客戶的訂單。尤其在Intel 14A 技術與先進封裝解決方案的加持下，英特爾似乎已準備好重新回歸晶圓代工市場的頂尖賽局。 (芯智訊)

在AI晶片快速發展的浪潮中，GPU、AI ASIC等高性能計算（HPC）核心，以及HBM（高頻寬記憶體），正成為採用 2.5D/3D 封裝技術的高端產品的主力軍。先進封裝平台對於提升器件的性能和頻寬至關重要，其重要性已使其成為半導體領域最熱門的話題，熱度甚至超越了以往的尖端工藝節點。近期，有關英特爾的先進封裝技術 EMIB 正被科技巨頭蘋果和高通評估的消息引發了廣泛關注：蘋果在相關招聘資訊中，尋求熟悉 CoWoS、EMIB、SoIC、PoP 等技術的 DRAM 封裝工程師；高通也在招募資料中心產品管理總監，要求熟悉英特爾EMIB技術。雖然這些動作尚不意味著兩大晶片設計巨頭已正式轉向，但它們明確透露出全球頂級自研晶片企業正在積極評估英特爾作為台積電之外的潛在替代方案。圖片來源：高通公司而在AI晶片的先進封裝領域，台積電、英特爾和三星已經形成了“三強鼎立”的格局。由於自身定位不同，這三家公司在產業鏈中也承擔著不同的封裝角色。據Yole Group的分析，短期來看，2025年第二季度先進封裝收入將超過120億美元。在人工智慧和高性能計算強勁需求的推動下，預計下半年市場表現將更加強勁。長遠來看，2024年先進封裝市場規模約為450億美元，預計將以9.4%的強勁復合年增長率增長，到2030年達到約800億美元。台積電：GPU與超大規模 HBM 的唯一答案台積電 CoWoS（Chip-on-Wafer-on-Substrate）是台積電開發的一種2.5D先進封裝技術，它允許將包括邏輯晶片、儲存器晶片和模擬晶片在內的多個晶片並排整合在高密度矽中介層上。CoWoS技術於2010年代初推出，經過近十年的持續迭代，已經成為全球高頻寬封裝的事實標準。目前使用 CoWoS 的廠商包括：輝達（H100、H200、GB200 皆採用 CoWoS 或 CoWoS-L）、AMD MI300 系列、Broadcom AI ASIC、Marvell部分加速晶片。其成熟度無可替代，但其問題同樣無可避免。第一，CoWoS產能嚴重不足：被輝達長期鎖死。外媒普遍估計，僅輝達一家就佔用CoWoS超過一半的產能。瑞銀預計，受Blackwell、Blackwell Ultra以及Rubin驅動，2026年輝達對CoWoS晶圓的需求量將達到67.8萬片，較今年增長近40%；另外，預計到2026年，輝達的GPU總產量將達到740萬片。加上 AMD、Broadcom，CoWoS進入“排隊周期 > 產品生命周期”的極端狀態。這意味著蘋果、高通、博通在評估新晶片封裝時，會處於“排不到隊”的被動局面。根據台積電在2025年第三季度的財報披露，高性能計算（HPC）業務的銷售額環比持平。台積電強調，這並非是AI需求有所減弱。恰恰相反，實際需求比公司在三個月前的預期更為強勁。營收增長的主要瓶頸在於先進封裝產能不足，特別是 CoWoS 技術，它限制了 HPC 產品的出貨量。對此，台積電正在緊鑼密鼓的擴產CoWoS產能。據大摩的預估，台積電計畫2026年底前將其CoWoS產能從原先預估的100kwpm（千片／每月）擴大20%以上。目前預期CoWoS產能將達到至少120-130kwpm。第二，大中介層成本高昂，封裝BOM成本飆升。CoWoS的鐳射中介層面積高達數百平方毫米，且是65nm/45nm等成熟節點，但仍貴。在先進封裝報價中，中介層往往佔據50%-70%成本。在某些客戶案例裡，“封裝比晶片本體更貴”。CoWoS-S第三，HBM堆疊越多，CoWoS熱密度越難管理。H200、GB200的HBM堆疊量比H100 更高，封裝區熱點進一步集中。總的來說，CoWoS是最好的選擇，但不是人人都買得起，也不是人人都排得到。台積電 SoIC（3D 堆疊）雖然能加速發展，但對成本與良率的壓力極大。英特爾EMIB成為Plan B如果說台積電CoWoS是“高頻寬王者”，那麼英特爾的EMIB + Foveros組合，則是靈活性、成本結構與本土化供應鏈的集合體。過去10年，業界討論英特爾更多集中在製程節點落後，但忽略了一個事實：英特爾在先進封裝上，是最早、也是最激進投入的玩家之一。如今，隨著蘋果、高通等頂級晶片廠開始招募 “EMIB Packaging Engineer”，英特爾的封裝技術路線首次進入全球手機SoC、大型ASIC客戶的審視窗口。那麼，為什麼是 EMIB？EMIB結構圖（來源：英特爾）EMIB（Embedded Multi-die Interconnect Bridge）本質是一種嵌入式矽橋——不是覆蓋整個封裝，只在需要高速互聯的局部區域增加高密度矽布線。如下圖所示，EMIB是在基板腔體中放置矽橋，並通過粘結劑固定；隨後在其上方疊加介電層和金屬走線層。通過在Chiplet上結合兩種不同的凸點間距（bump pitch），EMIB 可實現成本高效的異構整合，並支援超大規模的系統擴展。據英特爾的材料顯示，EMIB 是業界首個在封裝基板中嵌入矽橋的2.5D互連解決方案。自2017年以來已進入大規模量產，並被應用於伺服器、網路和高性能計算等領域的產品中。相比CoWoS：從架構上來看，CoWoS使用的是整塊大中介層，EMIB是小片矽橋按需嵌入，佔用的空間非常小。因此不會影響輸入/輸出（I/O）訊號的平衡，也不會破壞系統的電源完整性（power integrity）特性。這與完整的大面積矽中介層形成鮮明對比：在使用矽中介層的方案中，所有訊號和電源通孔（vias）都必須穿過中介層，帶來額外阻抗與噪聲；從成本上來看，由於CoWoS的中介層面積大，因而也會相對更貴一些；靈活度方面，CoWoS是固定面積、適合大晶片，EMIB更加適合定製ASIC、小型Chiplet；從散熱上來看，EMIB的局部互聯反而便於散熱。EMIB還具有三項關鍵優勢：支援超大規模、異構die組合，並允許高度定製的封裝佈局。能夠在相鄰die之間實現高速資料傳輸，同時僅需簡單的驅動/接收電路。可以為每一條die間互連單獨最佳化，通過為不同鏈路定製橋接結構，實現最佳化設計。因此，EMIB不是為GPU這種“記憶體頻寬怪獸”準備的，它的最佳舞台是：定製ASIC、AI推理晶片、基站/網路加速器、SoC級模組化設計、UCIe/Chiplet 互聯實驗平台等等，也就是說：EMIB的價值不是“更強”，而是“更通用、更靈活”。這恰恰是蘋果/高通/博通在下一代架構設計中需要的能力。據瞭解，英特爾也在繼續擴展其EMIB組合，隨著對更高電源供給能力的需求不斷提升，英特爾在其EMIB-M中將金屬-絕緣體-金屬（MIM）電容整合到矽橋中，以增強電源傳輸能力。在其EMIB-T方案中加入了矽通孔（TSV）。EMIB不僅可用於2.5D封裝，當EMIB與Foveros 2.5D 和 Foveros Direct 3D 結合使用時，能夠構成更具靈活性的EMIB 3.5D方案。黃仁勳先前也公開稱讚過Foveros，產業對其技術成熟度並非沒有信心。英特爾先進封裝的演進（來源：英特爾）EMIB 3.5D是一種混合式架構，它在同一個封裝中結合了：EMIB的矽嵌入式橋接、Foveros 的先進晶片堆疊（die stacking）工藝。這種混合架構利用Foveros的垂直堆疊能力（vertical stacking），再疊加EMIB的橫向高密度互連，從而在：封裝尺寸、計算性能、能耗表現、成本效率之間取得更優的平衡。EMIB 3.5D 解決了傳統封裝架構中的諸多限制，包括：熱翹曲、光罩（reticle）尺寸上限、互連頻寬瓶頸，它能顯著擴大封裝內部可利用的矽面積，為建構高度複雜的多晶片系統提供更大的設計空間。除了技術上的優勢之外，美國本土封裝產能也成為地緣政治驅動的“第二供應鏈”。台積電封裝集中在台灣（高雄、竹南），韓國三星封裝集中在韓國/東南亞，而英特爾正在美國本土建構先進封裝生產基地：包括新墨西哥州 Fab 9 / Fab 11x、俄亥俄州未來封裝線、萊克福裡斯特（加州）封裝研發線。對於美國本土雲廠商、AI 晶片企業的供應鏈來說，本土生產+高度可控+不依賴東亞封裝的優勢，遠大於單純的成本因素。因此，英特爾封裝不是“技術佔優”，而是產業鏈安全佔優。三星：從HBM供應鏈反向切入先進封裝三星封裝，更像是從 HBM 供應鏈“反向”切入 AI 時代的關鍵節點。如果三星 HBM 能全面滿足輝達等頭部客戶的要求，它就有機會借助 HBM 的供應鏈話語權，在封裝路線選擇乃至系統架構協同上獲得更大影響力。三星的代表性先進封裝技術主要是I-Cube（2.5D封裝）和X-Cube（3D封裝），其中I-Cube又包括I-Cube S/E兩種。與台積電的CoWoS、英特爾的EMIB/Foveros不同，三星的I-Cube技術是從“HBM 供應商角度”出發反向設計的，因此技術路徑明顯不一樣。具體而言，I-Cube S是大矽中介層（Si Interposer）的2.5D方案。I-Cube S與台積電的CoWoS-S 的架構幾乎同源：互聯方面都是使用整塊矽中介層、成本普遍中等偏高、頻寬支援 HBM3 / HBM3E（如下圖所示）。I-Cube S（來源：三星）那麼此處我們可以再來複習一下，為何要使用大的矽中介層？這主要是因為HBM堆疊需要極高的IO密度，高頻寬x多通道能夠跨越大的橫向面積，採用中介層布線可以非常寬裕，訊號完整性（SI）也更優，電源配送網路（PDN）也更紮實，比較適合大功耗晶片。I-Cube E則是使用Si Bridge + RDL Interposer的混合型低成本方案。如下圖所示，它沒有整塊矽中介層，取而代之的是RDL Interposer（扇出型重布線中介層），下層用 Si Bridge Die（小尺寸矽橋） 提供局部高密度互聯，類似英特爾EMIB的概念。I-Cube E在3D封裝領域，X-Cube是三星先進封裝技術的一個巨大飛躍。其核心方法採用在 Z 軸上堆疊邏輯裸片的方法，顯著提高了動態鍵合能力。憑藉這些創新，三星得以快速推廣其 Chip-on-Wafer (CoW) 和銅混合鍵合 (HCB) 技術。通過增加每個堆疊的晶片密度，X-Cube 進一步提升了產品的速度和性能。銅混合鍵合是X-Cube實現高密度互連的關鍵技術。從晶片佈局靈活性的角度來看，HCB 技術相較於傳統的晶片堆疊技術具有極大的優勢。三星Foundry正在積極開發超精細的銅混合鍵合技術，例如低於4微米的連接規格，以實現更高密度的3D堆疊。小結總的來看，如果說台積電的先進封裝更側重於圍繞以 NVIDIA 為代表的高端無晶圓廠客戶，英特爾則是在“為自家產品與潛在代工客戶重構一條新路徑”；相比之下，三星則主打HBM 疊加自家邏輯晶片或客戶 SoC 的一體化方案。AI晶片代工領域的競爭，早已不再是單一封裝工藝的比拚，而是在算力架構、供應鏈安全、資本開支和生態繫結之間的綜合博弈。對下游晶片設計公司而言，如何在不同封裝陣營間進行路線規劃、風險避險和長期產能鎖定，將直接決定下一輪 AI 產品的性能上限與交付確定性。而對包括中國在內的本土產業鏈來說，先進封裝既是被重塑的變數，也是難得的“換道超車”窗口。 (半導體行業觀察)

分享一份J.P. Morgan（摩根大通）的半導體分析報告，基於台積電等行業資料撰寫，報告指出半導體行業正進入以先進封裝和測試能力為關鍵瓶頸的新階段，而非僅依賴晶圓製造。台積電通過其CoWoS、SoIC和WMCM等技術成為這一趨勢的核心推動者。報告詳細分析了台積電的產能擴張計畫（如AP8工廠）、客戶需求、技術路線圖（CoPoS、SoIC），以及產業鏈生態的戰略佈局。報告主要內容台積電先進後端擴展：CoWoS產能、SoIC/WMCM技術、下一代CoPoS台積電客戶動態市場展望（2025-2027年）台灣產業鏈叢集AP8改造成本與戰略意義技術和供應鏈等分析關鍵資訊摘錄1 AP8轉換成本與戰略意義AP8是台積電史上最大後端投資之一，直接針對AI硬體擴產的瓶頸，且通過改造舊LCD廠快速實現產能落地，體現其資源整合效率。報告詳細揭示了台積電為突破封裝瓶頸的巨額投資細節，總投入約18-22億美元（含5.3億收購費），包括潔淨室改造（3-6億美元）、核心工藝裝置（7-9億美元）、測試基礎設施（2-3億美元）等。2 台積電供應鏈和客戶分析報告宏觀分析了生態系統的變革，強調台積電的兩大戰略方向：一是供應鏈方面，與OSAT（日月光、Amkor等）、基板供應商（欣興、南亞）的深度繫結，任何環節的薄弱都將延遲全球AI資料中心建設。二是客戶方面，從NVIDIA GPU壟斷轉向Broadcom TPU、AWS Trainium、微軟MAIA等ASIC多元格局，降低集中風險並加速創新，同時推動CoPoS、SoIC成為摩爾定律放緩後的新 scaling 槓桿。其他主要頁面展示(銳芯聞)

這份報告來自三星封裝業務團隊，發佈於2024年，共26頁。報告探討了半導體行業面臨的成本增加、性能瓶頸和記憶體頻寬限制等問題，並提出通過異構整合（如高頻寬記憶體HBM、3D邏輯堆疊和扇出封裝）來驅動創新，比如三星的Advanced Package (AVP) 平台解決方案，覆蓋HPC、AI、移動應用等多個領域，旨在實現更高的I/O密度、能效和系統性能。報告主要結構後摩爾時代的挑戰和解決方向三星AVP平台解決方案異構整合生態系統關鍵資訊摘選三星AVP平台解決方案和路線圖此部分是文件主體，細分多個子章節，針對不同應用或技術，包括HBM-TCB技術，3D邏輯堆疊技術，I-Cube，移動AI和AP，低功耗寬I/O記憶體等。報告提到了三星的獨特技術，如HBM領域的超薄混合NCF材料和CoW鍵合機，#D邏輯堆疊方面的溫度曲線控制和材料相容性工藝等。異構整合生態系統報告討論了生態系統合作，強調三星AVP平台與合作夥伴的協同，解決技術挑戰。三星全球研發中心擁有新加坡LAB（未來技術開發）、日本LAB（材料和裝置）、美國LAB（設計和行銷），提供多門戶研發合作。（銳芯聞）

過去幾年，人工智慧徹底帶火了GPU，而作為背後的支撐力量。台積電CoWoS封裝技術也強勢崛起。眾所周知，多年來，GPU絕對龍頭輝達一直是台積電的重要合作夥伴，但在 AI 領域最初的熱潮之後，NVIDIA 更進一步深化了與台積電的合作。如今，雙方的合作關係已經發展到一定程度。輝達首席執行官黃仁勳甚至表示，除了台積電之外，NVIDIA 別無選擇，尤其是在 CoWoS 領域。“這是一種非常先進的封裝技術，很抱歉，我們目前沒有其他選擇。”黃仁勳如是說。這個技術也為台積電帶來了很多收入，有消息指出他們甚至超越日月光，成為全球最大封測玩家。不過他們並沒止步，公司過去兩年也在大幅擴張CoWoS產能。與此同時，一些技術的新變化，也正在悄然產生。CoWoS的演進瓶頸關於台積電的CoWoS，在半導體行業觀察之前的文章《殺瘋了的CoWoS》中，我們有了很深入的描述。但在這裡我們要注意一個點，那就是輝達在最新的Blackwell 系列產品中將使用更多的CoWoS-L 封裝產能，減少 CoWoS-S 封裝產能。據路透社報導，黃仁勳在日月光科技子公司矽品精密工業有限公司（SPIL）舉行的先進封裝工廠正式啟用新聞發佈會上表示：“隨著我們進入Blackwell，我們將主要使用 CoWoS-L 封裝。” “當然，我們仍在生產 Hopper 封裝，Hopper 封裝也將使用 CowoS-S 封裝。我們還將把 CoWoS-S 封裝的產能轉換為 CoWoS-L 封裝。因此，我們並非要減少產能，而是要增加 CoWoS-L 封裝的產能。”之所以做出這個決定，背後一個重要原因是基於 Blackwell 架構的 Nvidia  B100和B200 GPU 需要兩個計算晶片，並且需要以 10 TB/s 的頻寬進行互連。而台積電的 CoWoS-L 技術實現了這一點，該技術使用局部矽互連 (LSI) 橋接器和充當重分佈層 (RDL) 的有機中介層。台積電CoWoS-L但是，我們也必須意識到，隨著晶片尺寸不斷增大的趨勢，例如 AI 晶片尺寸可能達到 80x84 毫米，一塊 12 英吋晶圓只能容納四個這樣的晶片。此外，超大尺寸CoWoS封裝面臨著與基板尺寸和散熱相關的挑戰。例如，5.5倍光罩版本需要100x100毫米的基板，而9倍光罩版本則超過120x120毫米。大尺寸基板將影響系統設計和資料中心配置，尤其是在電源和冷卻系統方面。在功耗方面，高性能處理器每機架功耗可能達到數百千瓦，這使得液冷和浸入式冷卻技術能夠更有效地管理散熱。與此同時，台積電過去一直在CoWoS中使用助焊劑。助焊劑的作用是提高連接晶片和中介層的微型凸塊的附著力，並防止形成降低鍵合質量的氧化膜。然而，CoWoS 正逐漸演變口無助焊劑鍵合機，並在研發階段進行評估”，“我們預計今年年底完成測試”。成一種越來越難以使用助焊劑的環境。凸塊鍵合後必須清除（清潔）助焊劑，但隨著中介層尺寸的增大，很難完全清除積聚在中心的助焊劑。如果助焊劑殘留，可能會影響晶片的可靠性。事實上，台積電也正在聚焦解決這些問題。例如針對助焊劑的問題，據報導，台積電正在積極探討無助焊劑鍵合技術在CoWoS上的應用。報導指出，在去年在提升CoWoS良率方面遇到了困難之後，台積電不得不將重點放在包括無助焊劑鍵合在內的替代技術上。半導體業內人士此前透露，“台積電目前正在少量進來到中介層尺寸尺寸方面，截至 2023 年，台積電 CoWoS 封裝中的中介層尺寸為 80x80mm。它大約比光罩大 3.3 倍。按照台積電計畫，到2026年，將推出具有 5.5 倍掩模尺寸的 CoWoS-L 。具有創紀錄的 9.5 倍掩模尺寸、整合 12+ HBM 堆疊的 CoWoS 也有望於 2027 年推出。在台積電的路線圖中，還有一個叫做SoW-X (System-on-Wafer)的技術，與 CoWoS 相比，其性能提高了 40 倍，模擬了完整的伺服器機架功能，計畫於 2027 年實現量產。但是，這並沒有舒緩大家的擔憂，這也正是FOPLP（Fan-out panel-level packaging）最近半年纍纍被提及的原因之一。在此前文章《FOPLP來襲，CoWoS壓力大增》中，我們也對此進行了介紹。相關報導也指出，台積電在這個技術上也有佈局。然而近日，另一則消息透露，台積電將押注CoPoS技術，並計畫于于 2029 年實現量產。而輝達，則有望成為他們的第一個客戶。顛覆傳統中介層CoPoS是Chip-on-Panel-on-Substrate的縮寫，作為對比，CoWoS是Chip-on-Wafer-on-Substrate。從這個命名全程可以看到，就是中間的這個wafer換成了panel。從技術上看，CoPoS 本質上是將中介層“面板化”，建立所謂的面板 RDL（重分佈層），或者將晶片放置在“面板級 RDL 層”上。這讓即使是 510x515 毫米的面板，也能容納數倍於 300 毫米晶圓的晶片數量。來到台積電方面，CoPoS本質上就是CoWoS-L和CoWoS-R的方形面板演進，將傳統的圓形晶圓取代為矩形基板。據報導，矩形設計尺寸為310x310毫米，比傳統的圓形晶圓提供了更大的可用基板空間，從而提高了產出效率並降低了成本。據台媒透露，台積電位於嘉義的 AP7 工廠正逐漸成為下一代先進封裝的關鍵樞紐。該工廠計畫分八個階段建設，並將在第四階段開始大規模生產 CoPoS。台媒進一步報導，AP7 的第一階段（P1）將作為蘋果的專用 WMCM（多晶片模組）基地，而第二階段和第三階段則專注於提升 SoIC 的產量。值得注意的是，該報導稱，AP7 並未計畫生產 CoWoS，而是將保留在 AP8，該工廠由群創光電的舊工廠改建而成。聰明的你一定發現，無論是FOPLP還是COPOS，都是與面板有關，那這兩者又有啥區別呢？首先，如上所述，FOPLP（扇出型面板級封裝）和 CoPoS（基板上面板晶片封裝）均採用大型面板基板進行封裝。但是，他們在架構和應用方面存在顯著差異，尤其是在中介層（interposer）的使用方面。FOPLP 是一種無需中介層的封裝方法，晶片直接重新分佈在面板基板上，並通過重分佈層 (RDL) 進行互連。這種方法具有成本低、I/O 密度高、外形尺寸靈活等優勢，適用於邊緣 AI、移動裝置和整合密度適中的中端 ASIC 等應用。相比之下，CoPoS 採用了中介層，從而實現了更高的訊號完整性和穩定的功率傳輸——這在整合多個高性能、高功率晶片（例如 GPU 和 HBM）時尤為重要。中介層的存在使 CoPoS 更適合需要大面積封裝和高速資料傳輸的高端 AI 和 HPC 系統。此外，據瞭解。CoPoS 中的中介層材料正在從傳統的矽演變為玻璃，從而提供更高的成本效益和熱穩定性。資料顯示，與傳統有機基板相比，玻璃芯基板具有更高的互連密度、更靈活的訊號布線、更少的 RDL 層數、更高的頻寬密度以及更低的單次資料傳輸功耗。尤其值得一提的是，採用 TGV（玻璃通孔）技術，損耗極小，且材料的平整度、CTE（熱膨脹係數）、剛性、吸濕性和導熱性等性能都相對理想。此外，它還具有優異的機械和電氣特性，以及光傳輸應用的潛力。這也是台積電將 CoPoS 定位為未來 CoWoS-L 的潛在替代品的原因之一。據瞭解，未來CoPoS封裝市場鎖定AI等高級應用，其中採用CoWoS-R製程的將鎖定博通，CoWoS-L則是目標服務輝達及超微。業界分析，CoPoS捨棄傳統的圓形晶圓，化圓為方，直接將晶片排列於大型方形面板基板上，大幅提升產能與面積利用率，CoPoS封裝結構更具彈性，適合多樣化晶片尺寸與應用需求，在AI、5G與高效能運算領域展現強大競爭力。寫在最後雖然好處不少，但我們要明白，如果一個看起來很好的技術如果還沒有被普及，那就肯定是因為它還有一些還沒有被客戶的短板。例如這個從圓形封裝工藝到方形封裝工藝的轉變，就需要投入大量的材料和裝置研發。而為了實現高精細的導體圖案，還需克服翹曲、均勻度等問題，因為這對良率將是一個挑戰。另外，客戶對RDL 線寬/間距的要求從10µm 縮小到 5µm，甚至 2µm、1µm，這就需要供應商在RDL 佈局方面實現新的突破。總而言之，未來可期，仍需努力。 (半導體行業觀察)

EMIB-T脫穎而出。英特爾在電子元件技術大會(ECTC) 上揭露了多項晶片封裝技術突破，概述了多種新型晶片封裝技術的優勢。我們採訪了英特爾院士兼基板封裝開發副總裁Rahul Manepalli 博士，深入瞭解了其中三種新型封裝技術：EMIB-T，用於提升晶片封裝尺寸和供電能力，以支援HBM4/4e 等新技術；一種全新的分散式散熱器設計；以及一種全新的快速鍵結技術，可提高可靠性和良率，並支援更精細的晶片間連接。英特爾也參與了此次大會上發表的另外17 篇新論文的發表。圖片來源：Tom's Hardware英特爾代工廠旨在利用尖端製程節點技術，為英特爾內部和外部公司生產晶片。然而，現代處理器越來越多地採用複雜的異構設計，將多種類型的運算和記憶體元件整合到單一晶片封裝中，從而提升效能、成本和能源效率。這些晶片設計依賴日益複雜的先進封裝技術，而這些技術是異質設計的基石。因此，為了與台積電等競爭對手保持同步，英特爾必須持續發展。英特爾的新型EMIB-T 最初 於上個月的英特爾Direct Connect 活動上發佈，它將矽通孔(TSV) 融入其已經廣泛使用的EMIB 技術中——一種嵌入封裝基板的矽橋，可在晶片/裸片之間提供通訊和電源管道。EMIB 的下一代技術提升了關鍵的封裝供電效率指標，並加快了晶片間通訊速度。 EMIB-T 可用於更有效地為計算和記憶體元件供電——標準EMIB 連接由於採用懸臂式供電路徑而存在高電壓降問題，而EMIB-T 利用TSV 從晶片封裝底部通過TSV 橋接晶片進行供電，從而實現了直接、低電阻的供電路徑，這對於HBM4/4e 整合至關重要。當然，TSV 的使用也提升了晶片間的通訊頻寬，從而能夠整合高速HBM4/4e 記憶體封裝，並使用UCIe-A 互連技術，將資料傳輸速率提升至32 Gb/s 或更高。透過同一介面傳輸電源和訊號會在訊號路徑中引入“雜訊”，但英特爾在橋接器中整合了高功率MIM 電容器，有助於確保通訊訊號的一致性。EMIB-T 還能實現更大的晶片封裝尺寸，達到120x180 毫米，並在單一大型晶片封裝中支援超過38 個橋接器和超過12 個矩形大小的晶片。此外，第一代EMIB 實現了55 微米的凸塊間距（這是一個關鍵的互連密度指標），而第二代EMIB 則縮小至45 微米間距。英特爾的論文展示了一種間距為45 微米的EMIB-T 設計，但指出新技術支援「遠低於」45 微米的間距，並表示將很快支援35 微米間距，並且25 微米間距的間距正在開發中。英特爾尚未公佈皮焦/位元(pJ/bit) 的功率效率指標。 EMIB-T 也相容於有機或玻璃基板，其中玻璃基板是英特爾未來晶片封裝業務的關鍵策略方向。人工智慧革命正在將晶片封裝尺寸推向新的高度，隨之而來的是功耗的增加，帶來了棘手的散熱挑戰。英特爾也揭露了一種全新的分解式散熱器技術，該技術將散熱器分解成平板和加強筋，以改善散熱器與位於散熱器和底層晶片之間的熱介面材料(TIM) 之間的耦合。除其他優勢外，該技術還有助於將TIM 耦合焊料中的空隙減少25%。英特爾的圖示展示了一個整合微通道的散熱器，液體可直接通過IHS冷卻處理器，就像我們在Direct Connect活動上看到的一樣。雖然論文重點討論了將散熱器拆分成多個部分的影響，但這項技術可以冷卻TDP高達1000W的處理器封裝，凸顯了英特爾正在從多個角度解決晶片冷卻問題。英特爾在其伺服器和消費產品中都採用了熱壓黏合技術；然而，它現在已經開發出一種專門針對大型封裝基板的新型熱壓黏合工藝，有助於克服黏合過程中的晶片和基板翹曲。這項新技術最大限度地減少了鍵合過程中封裝基板和晶片之間的熱差，從而提高了良率和可靠性指標，並實現了比目前大批次生產中更大的晶片封裝。它還能實現更精細的EMIB連接間距，有助於從EMIB-T技術中搾取更高的密度。擁有一套完善且具競爭力的封裝技術對於英特爾代工廠至關重要，因為它致力於為客戶提供儘可能全面的晶片生產選擇。先進的晶片封裝技術使客戶能夠將來自多家供應商的不同類型的晶片（例如CPU、GPU 和記憶體）整合到單一封裝中，從而降低所有元件完全過渡到英特爾製程節點的風險。事實上，英特爾也為完全不使用任何英特爾製造元件的晶片提供封裝服務，這有助於其晶片製造服務與潛在的新客戶建立關係。晶片封裝也已成為英特爾外部客戶的領先服務之一，目前這些客戶包括AWS、思科等產業巨頭，以及美國政府的RAMP-C和SHIP專案。這些封裝合約是英特爾代工廠創造收入的最快途徑，因為生產採用尖端製程節點的晶片需要更長的交付周期。（半導體產業觀察）

近日台積電在北美舉辦了一場技術研討會，這場研討會硬核內容很多，以TSMC目前的影響力，他們規劃的roadmap足以影響全球半導體的發展。在這次研討會中，台積電披露了其通過N2（2025量產）、A16（2026量產）和A14（2028量產）等先進製程持續引領半導體創新，結合3DFabric封裝技術（CoWoS/SoIC/SoW）實現晶片性能與整合度突破，目標以更高能效的AI/HPC晶片驅動2030年全球半導體市場達1兆美元，同時佈局AR、人形機器人等新興領域，鞏固其在AI算力基礎設施中的核心地位。註：台積電PPT獲取上方微信私信01AI驅動半導體增長應用場景擴展，AI從資料中心滲透至邊緣裝置（如AI手機、機器人計程車、AR/VR），推動智能終端與雲端協同。02市場增長與行業趨勢全球半導體市場預計在2030年突破1兆美元規模，TSMC憑藉其技術領先地位，計畫將收入從2024年的2500億美元翻倍至2030年的5000億美元以上。這一增長主要由AI技術驅動，從資料中心到邊緣裝置的全面滲透成為核心動力，AI加速器、高性能計算晶片（HPC）及智能終端（如AR裝置、人形機器人）的需求持續爆發。與此同時，AI技術逐步向中低端消費電子（如物聯網裝置、平價手機）下沉，推動主流製程技術的長期需求，例如N3C和N4P等節點將服務於更廣泛的市場。03先進製程技術路線N2節點：2025年下半年量產，聚焦能效提升，性能較N3E提升18%，功耗降低36%，邏輯密度提升1.2倍。A16節點：2026年推出，採用背面供電（Super Power Rail），最佳化資料中心HPC產品的訊號與電源傳輸，晶片密度提升7-10%。A14節點：2028年量產，第二代奈米片電晶體技術，速度提升10-15%，功耗降低25-30%，邏輯密度達N2的1.23倍。此外，N3系列通過多樣化分支（如汽車級N3A、高性價比N3C）覆蓋移動裝置、汽車電子等多元化場景，鞏固其作為“長生命周期節點”的地位。04封裝技術與系統整合創新為應對AI算力對晶片規模和能效的極致要求，TSMC的3DFabric技術體系持續迭代。CoWoS封裝支援多HBM堆疊與超大尺寸基板（120x150mm），2027年推出的SoW-X技術將實現晶圓級邏輯晶片與儲存的整合，突破傳統晶片尺寸限制。3D堆疊方面，2025年量產的SoIC技術以6微米間距實現N3與N4晶片的垂直互聯，2029年計畫完成A14與N2的跨節點堆疊。針對高功耗場景，TSMC提出“供電-濾波-散熱”一體化方案，如單片整合的PMIC與電感將功率密度提升5倍，CoWoS-L封裝嵌入的eDTC/DTC濾波模組有效穩定千瓦級供電系統。05新興應用場景TSMC的技術佈局緊密圍繞下一代智能裝置展開。在增強現實（AR）領域，通過先進製程壓縮顯示引擎體積、最佳化低延遲通訊晶片、開發高能效PMIC，推動輕量化沉浸式裝置的落地。人形機器人被視為未來關鍵市場，其“感知-決策-執行”鏈條依賴多類晶片協同：高性能AP運行AI模型、高精度MCU控制。06總結台積電通過製程微縮（N2/A16）、3D整合（3DFabric®）、系統級創新（SoW） 三重路徑，鞏固其在AI/HPC時代的領導地位。未來市場將呈現以下特徵：AI晶片需求爆發：資料中心與邊緣裝置雙輪驅動，2025-2030年複合增長率超20%。能效與密度優先：液冷+先進封裝成高算力場景標配，PUE<1.1的資料中心逐步普及。新興應用重塑供應鏈：人形機器人、AR/VR、自動駕駛催生專用晶片需求，TSMC技術平台覆蓋全場景。台積電的技術路線與市場佈局，不僅響應了半導體行業的“AI Everywhere”趨勢，更定義了下一代計算的性能與能效標竿。資訊來源：台積電，傅里葉的貓(零氪1+1)