採用可靠的封裝技術，製造尺寸最大可達240毫米x240毫米的超大型封裝產品。 前言 如今最先進的人工智慧系統依賴於來自多個工藝節點和代工廠的更大、更複雜的晶片和晶片元件，這對先進封裝提出了前所未有的要求。在2026年IEEE電子元件與技術大會（ECTC）上，英特爾晶圓代工的兩個研究團隊提出了互補的方案來應對這一轉變：一個團隊概述了下一代人工智慧晶片封裝的架構藍圖，而另一個團隊則著手解決隨著封裝尺寸增大而出現的關鍵製造瓶頸。對於建構人工智慧平台的客戶而言，這些進展意味著更高的系統計算密度、更佳的能效，以及無需全新系統架構即可擴展下一代工作負載的能力。 本文的先進設計團隊闡述了如何設計和製造尺寸最大可達240 mm x 240 mm 的超大尺寸封裝 (HLFF)，將計算晶片陣列、高頻寬記憶體 (HBM) 和 I/O 元件整合到單個平台上。與此同時，組裝技術開發團隊開發了材料和工藝創新，以實現更大尺寸封裝的可靠性。這些努力共同推動了 HLFF 封裝從概念走向可製造的現實，為人工智慧資料中心、科學超級計算和大規模模型訓練系統提供支援。

人工智慧（AI）晶片整合HBM儲存器架構，對先進封裝需求強勁，台積電正強攻新一代先進封裝技術CoPoS（Chip-on-Panel-on-Substrate）並加速建設生態系。但是，要超越當前CoWoS物理極限，玻璃核心基板能否加速量產良率，是重要關鍵。目前，供應鏈廠商正積極開發玻璃核心基板關鍵技術和CoPoS製程裝置。 什麼是CoPoS？ CoPoS（Chip-on-Panel-on-Substrate）是台積電正在研發的下一代先進封裝技術，是基於CoWoS 2.5D 封裝的“面板化”演進，其核心思路是“化圓為方”——將傳統封裝使用的圓形矽晶圓取代為面積更大的矩形面板，以提升產能、良率、降低成本並解決大尺寸AI晶片的封裝難題。 資料顯示，標準CoWoS晶圓尺寸約300毫米，而CoPoS面板最大可達750×620毫米（台積電此前披露還將推出310×310毫米及515×510毫米兩種面板級基材）。這不僅可容納更大的算力裸片（最多可提升5-8倍），更能提升基材與晶片利用率，使單位面積生產成本降低20%至30%。

過去幾年，我幾乎每個月都會看到關於先進封裝的新突破：從Chiplet、HBM到CoWoS，從混合鍵合到玻璃基板，再到如今炙手可熱的矽光與共封裝光學（CPO）。如果說摩爾定律正在逐漸放緩，那麼先進封裝無疑已經成為推動半導體產業繼續向前的核心引擎。 最近，我認真研讀了這份報告，發現一個非常明顯的趨勢：AI正在重新定義整個半導體產業鏈。從玻璃芯基板量產、低溫混合鍵合、矽光互連，到NAND先進封裝、AI驅動EDA設計以及多電子束光刻技術，幾乎所有關鍵技術路線都在圍繞同一個目標展開——如何突破算力、頻寬、功耗與整合密度的極限。 這不僅是一場封裝技術的升級，更是一場圍繞AI基礎設施展開的系統性變革。未來的競爭不再只是電晶體之間的競爭，而是材料、封裝、光學、儲存、散熱以及系統整合能力的全面較量。 接下來，我將結合研究成果，帶大家一起梳理後摩爾時代最值得關注的技術方向，以及它們將如何塑造下一代AI晶片與資料中心的未來。

AMD Zen6還未面世，Zen7相關工作已經全面開始，除了加速自身研發，相關供應鏈工作也已全面啟動，尤其是工藝製程、封裝技術。 據最新情報，AMD Zen7架構的CCD模組代號“Grimlock”，也就是《變形金剛》裡的鋼鎖——AMD下一代GPU也用了多個變形金剛相關代號，比如鈦師傅、派克斯、通天曉。 Grimlock將會升級為台積電14A工藝，等效於1.4nm，預計2027年試產、2028年量產，正好趕上AMD Zen7的發佈節奏。 台積電A14是全新升級的一代工藝節點(非過渡型)，升級第二代GAAFET全環繞奈米片電晶體，以及新的標準單元架構NanoFlex Pro，對比N2 2nm同等功耗下性能可提升10-15％，同等性能下功耗可降低25-30％，邏輯電晶體密度提升最多約23％，晶片密度提升最多約20％。

據Blocks & Files報導，華為於5月20日至21日在巴黎舉行的ID Forum 2026活動上展示了基於自研Die-on-Board（板上裸片封裝，DoB）封裝技術的大容量SSD系列。 其中一款面向AI推理和資料中心的全新SSD提供61.44TB與122.88TB兩種容量，而且華為未來還計畫推出245TB版本。 據此前報導，華為在去年 8 月發佈了三款全新 AI SSD 產品，其中 LC560 就曾承諾推出最大 245TB 的容量。 DoB封裝技術的創新背景

過去半年，市場對先進封裝的討論密度明顯抬升。但真正值得記錄的拐點，不是某家公司又拿了訂單，而是認知層面的一次質變——CoWoS （ Chip-on-Wafer-on-Substrate ）從"摩爾定律放緩後的技術替代選項"，被重新定位為"突破先進製程瓶頸的國家戰略路徑"。 盛合晶微、長電科技近期相繼啟動百億級資本開支計畫，擴產 CoWoS 及 2.5D/3D 封裝產能。這標誌著 CoWoS 國產化從實驗室驗證和小批次試產，正式進入大規模產業化。背後的驅動邏輯只有一條： AI 晶片需求爆發疊加國內先進製程裝置受限，"以封代制"——用先進封裝彌補製程差距——成為當下最具可行性的技術路線。 這條路徑上，價值量分佈與市場直覺相反。 01. 市場怎麼讀這次擴產

5月27-29日，無錫國際會議中心，“重構玻璃基板技術路線”iTGV2026國際玻璃通孔技術創新與應用論壇盛大啟動。作為提前場免費論壇——CoPoS技術峰會在5月27日為您呈現玻璃基板與面板級封裝的可落地的融合方案。 從CoWoS到CoPoS：先進封裝技術的物理極限挑戰與玻璃基板革命 在半導體產業的漫長征途上，封裝技術從來不是配角，而是決定AI、HPC與下一代運算效能的關鍵戰場。TSMC的CoWoS（Chip on Wafer on Substrate）技術，曾以矽中介層（Silicon Interposer）實現高密度2.5D異質整合，成功支撐NVIDIA H100、H200乃至Blackwell系列GPU的爆發式成長，讓數千億電晶體在單一封裝內高速互聯。然而，隨著AI晶片規模持續擴大，圓形晶圓的reticle尺寸限制（目前約3.3X至9.5X）已成為物理瓶頸。CoPoS（Chip on Panel on Substrate）應運而生，它將圓形矽中介層轉換為方形玻璃面板（Panel），尺寸可達310×310mm甚至更大，實現更高產能、更低成本與更高密度的3D IC整合。 這一轉變看似順理成章，卻在材料與製程層面遭遇兩大致命挑戰：材料熱脹冷縮導致的“翹曲”（Warpage）與膠體固化縮水造成的“晶片偏移”（Die Shift）。本文將深入剖析這兩大問題的成因、影響，以及產業如何通過玻璃核心基板、TGV（Through Glass Via）塞滿銅導通技術、Buffer Layer緩衝層與Nikon數位投影曝光機等創新解法，完成從CoWoS到CoPoS的華麗轉身。這些突破不僅是工程細節的堆疊，更是人類對物理極限的頑強徵服。

台積電先進封裝CoWoS 產能供不應求，英特爾提供的 EMIB封裝技術正受到關注。 外媒指出，英特爾的關鍵EMIB技術實現驚人的良率，良率達90%，顯示其已準備好在即將到來的AI資料中心晶片中得到應用。科技媒體《Wccftech》報導，英特爾EMIB封裝技術被視為台積電CoWoS的替代方案。 英特爾的先進封裝技術將被Google用於其下一代TPU晶片，輝達也將其用於其下一代Feynman晶片。 GF證券科技研究部的分析師Jeff Pu分享他對EMIB項目進展的一些見解，初步印象非常好。Jeff Pu透露，英特爾的EMIB良率已達到90%，這對該公司的晶圓代工業務來說無疑是個好消息，也解釋了為何目前外界對英特爾晶圓代工充滿信心。 Meta也是EMIB的客戶之一，不過雙方的合作計畫是圍繞著2028年底推出的CPU展開，還需要一段時間才能獲得更多相關資訊。同時，英特爾並未停止宣傳其EMIB技術的優勢，強調EMIB的許多優點，包括：提高良率、降低功耗、降低成本，以及使更大規模的「混合節點」系統成為現實。報導說，目前EMIB技術主要有兩種：EMIB-M和EMIB-T。 EMIB-M橋接電路的設計旨在提高效率，其矽橋接電路中採用MIM電容，通過最大程度地降低噪聲來增強功率傳輸和電路完整性。 雖然MIM電容的成本略高於金屬-氧化物-金屬（MOM）電容，但它具有更高的穩定性和更低的漏電。 (大話晶片)