人工智慧（AI）晶片整合HBM儲存器架構，對先進封裝需求強勁，台積電正強攻新一代先進封裝技術CoPoS（Chip-on-Panel-on-Substrate）並加速建設生態系。但是，要超越當前CoWoS物理極限，玻璃核心基板能否加速量產良率，是重要關鍵。目前，供應鏈廠商正積極開發玻璃核心基板關鍵技術和CoPoS製程裝置。 什麼是CoPoS？ CoPoS（Chip-on-Panel-on-Substrate）是台積電正在研發的下一代先進封裝技術，是基於CoWoS 2.5D 封裝的“面板化”演進，其核心思路是“化圓為方”——將傳統封裝使用的圓形矽晶圓取代為面積更大的矩形面板，以提升產能、良率、降低成本並解決大尺寸AI晶片的封裝難題。 資料顯示，標準CoWoS晶圓尺寸約300毫米，而CoPoS面板最大可達750×620毫米（台積電此前披露還將推出310×310毫米及515×510毫米兩種面板級基材）。這不僅可容納更大的算力裸片（最多可提升5-8倍），更能提升基材與晶片利用率，使單位面積生產成本降低20%至30%。

過去幾年，我幾乎每個月都會看到關於先進封裝的新突破：從Chiplet、HBM到CoWoS，從混合鍵合到玻璃基板，再到如今炙手可熱的矽光與共封裝光學（CPO）。如果說摩爾定律正在逐漸放緩，那麼先進封裝無疑已經成為推動半導體產業繼續向前的核心引擎。 最近，我認真研讀了這份報告，發現一個非常明顯的趨勢：AI正在重新定義整個半導體產業鏈。從玻璃芯基板量產、低溫混合鍵合、矽光互連，到NAND先進封裝、AI驅動EDA設計以及多電子束光刻技術，幾乎所有關鍵技術路線都在圍繞同一個目標展開——如何突破算力、頻寬、功耗與整合密度的極限。 這不僅是一場封裝技術的升級，更是一場圍繞AI基礎設施展開的系統性變革。未來的競爭不再只是電晶體之間的競爭，而是材料、封裝、光學、儲存、散熱以及系統整合能力的全面較量。 接下來，我將結合研究成果，帶大家一起梳理後摩爾時代最值得關注的技術方向，以及它們將如何塑造下一代AI晶片與資料中心的未來。

AMD Zen6還未面世，Zen7相關工作已經全面開始，除了加速自身研發，相關供應鏈工作也已全面啟動，尤其是工藝製程、封裝技術。 據最新情報，AMD Zen7架構的CCD模組代號“Grimlock”，也就是《變形金剛》裡的鋼鎖——AMD下一代GPU也用了多個變形金剛相關代號，比如鈦師傅、派克斯、通天曉。 Grimlock將會升級為台積電14A工藝，等效於1.4nm，預計2027年試產、2028年量產，正好趕上AMD Zen7的發佈節奏。 台積電A14是全新升級的一代工藝節點(非過渡型)，升級第二代GAAFET全環繞奈米片電晶體，以及新的標準單元架構NanoFlex Pro，對比N2 2nm同等功耗下性能可提升10-15％，同等性能下功耗可降低25-30％，邏輯電晶體密度提升最多約23％，晶片密度提升最多約20％。

據Blocks & Files報導，華為於5月20日至21日在巴黎舉行的ID Forum 2026活動上展示了基於自研Die-on-Board（板上裸片封裝，DoB）封裝技術的大容量SSD系列。 其中一款面向AI推理和資料中心的全新SSD提供61.44TB與122.88TB兩種容量，而且華為未來還計畫推出245TB版本。 據此前報導，華為在去年 8 月發佈了三款全新 AI SSD 產品，其中 LC560 就曾承諾推出最大 245TB 的容量。 DoB封裝技術的創新背景

過去半年，市場對先進封裝的討論密度明顯抬升。但真正值得記錄的拐點，不是某家公司又拿了訂單，而是認知層面的一次質變——CoWoS （ Chip-on-Wafer-on-Substrate ）從"摩爾定律放緩後的技術替代選項"，被重新定位為"突破先進製程瓶頸的國家戰略路徑"。 盛合晶微、長電科技近期相繼啟動百億級資本開支計畫，擴產 CoWoS 及 2.5D/3D 封裝產能。這標誌著 CoWoS 國產化從實驗室驗證和小批次試產，正式進入大規模產業化。背後的驅動邏輯只有一條： AI 晶片需求爆發疊加國內先進製程裝置受限，"以封代制"——用先進封裝彌補製程差距——成為當下最具可行性的技術路線。 這條路徑上，價值量分佈與市場直覺相反。 01. 市場怎麼讀這次擴產

5月27-29日，無錫國際會議中心，“重構玻璃基板技術路線”iTGV2026國際玻璃通孔技術創新與應用論壇盛大啟動。作為提前場免費論壇——CoPoS技術峰會在5月27日為您呈現玻璃基板與面板級封裝的可落地的融合方案。 從CoWoS到CoPoS：先進封裝技術的物理極限挑戰與玻璃基板革命 在半導體產業的漫長征途上，封裝技術從來不是配角，而是決定AI、HPC與下一代運算效能的關鍵戰場。TSMC的CoWoS（Chip on Wafer on Substrate）技術，曾以矽中介層（Silicon Interposer）實現高密度2.5D異質整合，成功支撐NVIDIA H100、H200乃至Blackwell系列GPU的爆發式成長，讓數千億電晶體在單一封裝內高速互聯。然而，隨著AI晶片規模持續擴大，圓形晶圓的reticle尺寸限制（目前約3.3X至9.5X）已成為物理瓶頸。CoPoS（Chip on Panel on Substrate）應運而生，它將圓形矽中介層轉換為方形玻璃面板（Panel），尺寸可達310×310mm甚至更大，實現更高產能、更低成本與更高密度的3D IC整合。 這一轉變看似順理成章，卻在材料與製程層面遭遇兩大致命挑戰：材料熱脹冷縮導致的“翹曲”（Warpage）與膠體固化縮水造成的“晶片偏移”（Die Shift）。本文將深入剖析這兩大問題的成因、影響，以及產業如何通過玻璃核心基板、TGV（Through Glass Via）塞滿銅導通技術、Buffer Layer緩衝層與Nikon數位投影曝光機等創新解法，完成從CoWoS到CoPoS的華麗轉身。這些突破不僅是工程細節的堆疊，更是人類對物理極限的頑強徵服。

台積電先進封裝CoWoS 產能供不應求，英特爾提供的 EMIB封裝技術正受到關注。 外媒指出，英特爾的關鍵EMIB技術實現驚人的良率，良率達90%，顯示其已準備好在即將到來的AI資料中心晶片中得到應用。科技媒體《Wccftech》報導，英特爾EMIB封裝技術被視為台積電CoWoS的替代方案。 英特爾的先進封裝技術將被Google用於其下一代TPU晶片，輝達也將其用於其下一代Feynman晶片。 GF證券科技研究部的分析師Jeff Pu分享他對EMIB項目進展的一些見解，初步印象非常好。Jeff Pu透露，英特爾的EMIB良率已達到90%，這對該公司的晶圓代工業務來說無疑是個好消息，也解釋了為何目前外界對英特爾晶圓代工充滿信心。 Meta也是EMIB的客戶之一，不過雙方的合作計畫是圍繞著2028年底推出的CPU展開，還需要一段時間才能獲得更多相關資訊。同時，英特爾並未停止宣傳其EMIB技術的優勢，強調EMIB的許多優點，包括：提高良率、降低功耗、降低成本，以及使更大規模的「混合節點」系統成為現實。報導說，目前EMIB技術主要有兩種：EMIB-M和EMIB-T。 EMIB-M橋接電路的設計旨在提高效率，其矽橋接電路中採用MIM電容，通過最大程度地降低噪聲來增強功率傳輸和電路完整性。 雖然MIM電容的成本略高於金屬-氧化物-金屬（MOM）電容，但它具有更高的穩定性和更低的漏電。 (大話晶片)

什麼是CoWoS？CoWoS是台積電獨創的一種先進封裝技術，全稱為 Chip-on-Wafer-on-Substrate（晶片-晶圓-基板）。簡單來說，它不是一種晶片製造技術（比如5奈米、3奈米），而是一種將不同晶片“組裝”在一起的高級方法。你可以把它想像成：傳統方法是把晶片像獨立的零件一樣焊在主機板上，而CoWoS則是在一個微型的“高科技托盤”上，把多個高性能晶片緊密地封裝在一起，形成一個功能強大的“超級晶片”。它屬於2.5D封裝技術。2D封裝傳統的，一個晶片封裝在一個基板上。3D封裝將多個晶片直接垂直堆疊起來（例如快閃記憶體晶片）。2.5D封裝 (CoWoS就是)將多個晶片水平放置在一個 közbenső層（Interposer）上，然後再整體封裝到基板上。這個 közbenső層是關鍵。CoWoS 的核心結構與工作原理CoWoS這個名字本身就揭示了它的三層結構：Chip (晶片)：頂層的核心部件。通常包括一個或多個邏輯晶片（如GPU、CPU、ASIC）和多個高頻寬記憶體（HBM，High-Bandwidth Memory）。例如，NVIDIA的H100 GPU就是將一個大的GPU邏輯晶片和幾顆HBM記憶體放在一起。Wafer (矽中介層 - Silicon Interposer)：這是CoWoS技術的靈魂。它是一塊非常薄的矽片，上面刻有極其精密的線路。它的作用像一個“超高速立交橋”，讓頂層的邏輯晶片和HBM記憶體之間可以進行超高密度、超高頻寬的資料交換。為什麼需要它？如果直接把GPU和HBM放在傳統的PCB基板上，它們之間的距離會很遠，線路也很粗，資料傳輸速度慢、延遲高、功耗大。而矽中介層上的線路間距可以做到微米級，比基板小幾個數量級，從而實現了極短、極快的連接。Substrate (基板)：最底層的載體。矽中介層的尺寸非常精密，無法直接銲接到電腦主機板上。基板的作用就是扮演一個“轉換器”，將中介層上微小的引腳（Micro-bumps）連接轉換成尺寸更大的焊球（BGA Balls），以便最終能安裝在普通的PCB電路板上。整個流程就像：將高性能的晶片（Chip），通過微小的焊點安裝在佈滿高速公路的矽中介層（Wafer）上，再將這個整體封裝到一個基板（Substrate）上，最終形成一個可以被使用的完整晶片產品。CoWoS 的主要優勢極高的頻寬和極低的延遲這是CoWoS最核心的價值。通過矽中介層，GPU等計算核心可以和HBM記憶體實現數TB/s的超高頻寬，這是AI訓練和推理所必需的，能有效解決“記憶體牆”問題。異構整合 (Heterogeneous Integration)CoWoS允許將不同工藝、不同功能、甚至不同廠商的晶片（Chiplets）整合在一個封裝內。例如，邏輯晶片可以用最先進的3nm工藝來追求性能，而I/O晶片可以用較成熟的工藝來控製成本。這打破了“所有功能必須整合在單一晶片上”的限制，延續了摩爾定律的精神。功耗更低因為晶片間的連接距離被縮短到微米級，訊號傳輸所需的能量大大減少，從而降低了整體功耗。尺寸更小相比於在主機板上分散佈置多個晶片，CoWoS將它們整合在一起，大大縮小了最終產品的尺寸和主機板面積。CoWoS 的技術演進和不同版本為了應對不同的成本和性能需求，台積電發展出了一個CoWoS家族：CoWoS-S (Silicon Interposer)：最經典、性能最高的版本，使用完整的矽中介層。NVIDIA的A100/H100/H200/B100等頂級AI晶片都採用這種技術。缺點是成本非常高昂，因為需要一大塊高精度的矽片。CoWoS-R (RDL Interposer)：這是一個更具成本效益的方案。它使用有機材料和重布線層（RDL, Re-Distribution Layer）來代替昂貴的矽中介層。性能略低於CoWoS-S，但成本優勢明顯，適用於對成本更敏感的應用。CoWoS-L (LSI & RDL Interposer)：這是最新的混合型方案。它結合了CoWoS-S和-R的優點，在一個有機基板中嵌入了多個小塊的本地矽橋（LSI, Local Silicon Interconnect）。這些矽橋只在需要超高密度互連的關鍵區域使用（例如連接邏輯晶片和HBM），其他區域則使用成本較低的RDL。這在性能和成本之間取得了很好的平衡，被認為是未來的一個重要方向。主要應用領域與市場影響AI 加速器 / 資料中心GPU這是CoWoS的“殺手級應用”。沒有CoWoS，就沒有今天NVIDIA A100/H100等AI算力霸主。AMD的Instinct系列AI加速器也同樣依賴此技術。高性能計算 (HPC)用於超級電腦和科學計算的處理器。高端網路晶片用於資料中心的高速交換機和路由器。高端FPGA可程式設計邏輯晶片也用它來整合HBM和高速收發器。由於AI需求的爆炸式增長，對CoWoS產能的需求也急劇飆升，導致台積電的CoWoS產能一度成為全球AI供應鏈最關鍵的瓶頸之一。台積電也為此投入巨資，在全球範圍內（尤其是在台灣）瘋狂擴建CoWoS封測廠。台積電的CoWoS技術是後摩爾定律時代，通過系統級創新延續晶片性能增長的關鍵使能者。它通過2.5D封裝的形式，實現了晶片間的超高頻寬互聯，完美滿足了AI、HPC等應用對海量資料搬運的需求。可以說，CoWoS不僅是台積電領先全球的護城河之一，更是整個AI產業發展的基石。 (葉檸風Mireille)