台積電的兩大護城河：先進製程+先進封裝

本文分為兩部分，介紹台積電在晶片代工領域的技術優勢。第一部分是先進製程技術，第二部分是先進封裝技術，附錄是TSMC 2025 Technical Symposium總結。

正文:

晶片和汽車的設計與製造，在難度上來說，剛好相反。

對晶片來說，製造是瓶頸，代工不像聽上去那麼簡單。代工=先進製程（EUV光刻機）+高純度材料（矽晶圓、光刻膠）+精密裝置（沉積、刻蝕機），這些條件都有技術和資本雙重buff。

對造車來說：設計涉及到巨多學科交叉，因此是最大問題，汽車設計又要懂機械工程（發動機、變速器）、電子系統（BMS、MCU）、軟體（如自動駕駛演算法），還得懂使用者體驗。除了這些還不夠，還得滿足這樣那樣的碰撞測試、排放標準。最後，作為高端製造業，還得解決規模化與供應鏈問題。

在晶片製造領域，從EUV光刻到GAA電晶體，再到CoWoS封裝，台積電始終走在技術前沿。高產能+高良率+低成本，使台積電在高端晶片市場佔據絕對主導地位。下面我們介紹一下台積電的兩大護城河，先進製程+先進封裝：

一、先進製程技術

1、EUV光刻技術

EUV光刻技術的是利用波長為13.5奈米的極紫外光（比可見光短約1000倍）作為“刻刀”，在矽片上刻出奈米級的電路圖。13.5nm波長的解析度很高，可以說是5nm、3nm甚至2nm等先進製程的“通行證”。而傳統深紫外（DUV）光刻機使用193nm波長的光，受限於瑞利公式（解析度=波長/(2×數值孔徑)），在7nm以下節點無法滿足精度需求。EUV的原理體現在光源、光學系統、光刻膠上：

a.光源：

光源是用來產生13.5nm波長的極紫外光的。因為13.5nm的光無法通過傳統透鏡傳播，只能通過雷射轟擊錫液滴（LPP-EUV）或放電電漿體（DPP-EUV）等複雜方式生成，就像用高壓水槍切割鋼板，需要超高能量和穩定性才能持續輸出“光束”。

b.光學系統：

其實就是用“反射鏡”替代透鏡。由於極紫外光會被空氣和玻璃吸收，EUV光刻機必須在真空環境中運行，並使用多層鍍膜的高精度反射鏡（類似鏡子）來引導光線。這裡的反射鏡表面粗糙度需達到原子級平滑（0.1nm），相當於在足球場上起伏不超過1釐米。

c.光刻膠：

這是一種捕捉光線的“感光材料”。矽片經過光刻膠塗抹後，被極紫外光照射後發生化學反應，才會形成電路圖案。傳統製程DUV方案需要多次曝光（“多重圖案化”），導致工藝複雜、成本高、良率低。而5nm晶片的EUV步驟比DUV方案減少30%以上，顯著降低生產成本。超級高的靈敏度和均勻性，可以避免電路缺陷（如“電子模糊”或“隨機效應”）。

2、FinFET三維電晶體技術

FinFET技術解決了電晶體的三個問題，短溝道效應+漏電流+性能瓶頸。

FinFET技術通過兩個關鍵點達到“平面開關→立體控制”功能，即“鰭”狀溝道結構+三柵極環繞控制。

a.“鰭”狀溝道結構：

傳統平面電晶體的溝道是水平的，而FinFET將溝道垂直立起，形成一個薄而高的矽鰭。你想像一下想像一塊蛋糕被切成細長的垂直條狀（類似魚鰭），這就是FinFET的“鰭”。這樣可以在相同面積內增加有效溝道寬度，提升驅動電流能力。設想一下，河道增多、每條河道加寬，電流是不是速度更快，晶片性能更好？

b.三柵極環繞控制：

三角形是穩固的哈哈，假設你用三條繩子同時拉住一根柱子，是不是比單條繩子更穩固啊？當柵極施加電壓時，電場會從三個方向同時作用於矽鰭，這樣通過立體包裹矽鰭，增強了柵極對溝道的控制力，這樣可以避免靜電耦合，增強對溝道中電流的控制能力。而傳統平面電晶體在尺寸縮小時，柵極對溝道的控制能力減弱，會有漏電流和短溝道效應。漏電流最直接的後果就是手機的續航差，所以這個技術還是很強的哈。

3、2nm及以下工藝

台積電2nm工藝（N2）是半導體行業從FinFET（鰭式電晶體）向GAA（全環繞柵極）架構過渡的關鍵節點。

GAA奈米片電晶體結構相當於FinFET技術的pro版本，GAA將柵極（Gate）完全包裹住矽通道（奈米片），形成四面控制的立體結構。這種設計使柵極對電流的控制更精準，電流無處可逃，進一步抑制漏電和短溝道效應（DIBL）。如果說FinFET是用三條繩子同時拉住一根柱子，那麼GAA則是四面環繞的“全包裹”。在GAA架構下，多個矽奈米片垂直堆疊，形成多層通道，繼續提升電晶體密度和性能。

另外，在材料和工藝上，GAA採用新型高介電常數材料（如HfO₂）和金屬柵極，減少柵極漏電流，並且通過最佳化銅/低K介質互連，降低訊號延遲和功耗。

二、先進封裝技術

CoWoS（Chip on Wafer on Substrate）是台積電主導的2.5D/3D異構整合技術，其核心在於通過矽中介層（Silicon Interposer）和高密度互連技術，將不同功能的晶片（如GPU、CPU、HBM記憶體）整合到同一封裝中。CoWoS技術堆疊有兩個關鍵點：

1、矽中介層

矽中介層是一塊帶有金屬線路和矽通孔（TSV）的薄矽片，相當於一個“微型電路板”。通過TSV和重分佈層（RDL），矽中介層將多個晶片（GPU、HBM）以奈米級精度連接，實現超高頻寬和低延遲通訊。相比傳統封裝，CoWoS的互連密度提升10倍以上，相當於晶片之間的通訊從國道變成了高速，訊號傳輸距離縮短至微米級，顯著降低功耗和延遲。

台積電正在嘗試將矽中介層取代為碳化矽（SiC）。因為SiC的熱導率比矽高3倍，能有效降低Rubin GPU這種高功耗晶片的溫度。注意，只是還在研發中。

2、多晶片異構整合

如果說傳統晶片是“單片作戰”，那麼CoWoS就是將不同功能的晶片（GPU+HBM）像“樂高積木”一樣組合。通過堆疊HBM記憶體，CoWoS可提供數百GB/s頻寬，滿足AI訓練對海量資料的需求。比如輝達H100 GPU就通過CoWoS封裝8顆晶片和12個HBM3，算力達4000 TFLOPS。同樣，高密度整合導致晶片溫度飆升，所以液冷技術很重要。這也是英維克上漲的原因之一。繼光模組、PCB之後，液冷也是未來可期。

附錄、TSMC 2025 Technical Symposium總結

1、技術路線延長至2028年，聚焦良率與效率

2、N3C與N2

N3C：並非全新節點，而是N3工藝的“精簡最佳化版”，專為提升生產良率設計。它通過簡化工藝步驟，減少晶片生產中的廢品率，讓N3製程更快實現大規模穩定量產，直接降低客戶成本。

N2：2nm工藝（採用環繞式柵極奈米片電晶體）已進入量產階段，徹底解決FinFET在7nm以下的漏電問題。實際性能表現遠超預期——速度更快、功耗更低。

3、A16與A14的差異化佈局

A16（1.6nm級）：引入超級電源軌（SPR）背面電源傳輸（類似“電力高速公路”），解決高算力晶片的電壓波動問題。預計2026年第三季度量產，性能對比N2P：速度+8-10%，功耗-15-20%。專為AI/HPC設計，避免傳統電源網路的“訊號擁堵”，讓算力更穩定。

A14（1.4nm級）：作為真正“下一代”工藝，第二代GAA奈米片電晶體+全新標準單元架構，搭配NanoFlex Pro技術（靈活調整晶片佈局）。2028年將量產基礎版（不含背面電源），2029年推出帶背面電源的增強版。這一設計讓晶片在性能和靈活性上實現“雙飛躍”：基礎版快速落地，增強版則為1nm以下製程鋪路。

4、原文

TSMC 2025 Technical Symposium Briefing

https://semiwiki.com/semiconductor-manufacturers/tsmc/355121-tsmc-2025-technical-symposium-briefing/

(小葉投研)