什麼是CoWoS？CoWoS是台積電獨創的一種先進封裝技術，全稱為 Chip-on-Wafer-on-Substrate（晶片-晶圓-基板）。簡單來說，它不是一種晶片製造技術（比如5奈米、3奈米），而是一種將不同晶片“組裝”在一起的高級方法。你可以把它想像成：傳統方法是把晶片像獨立的零件一樣焊在主機板上，而CoWoS則是在一個微型的“高科技托盤”上，把多個高性能晶片緊密地封裝在一起，形成一個功能強大的“超級晶片”。它屬於2.5D封裝技術。2D封裝傳統的，一個晶片封裝在一個基板上。3D封裝將多個晶片直接垂直堆疊起來（例如快閃記憶體晶片）。2.5D封裝 (CoWoS就是)將多個晶片水平放置在一個 közbenső層（Interposer）上，然後再整體封裝到基板上。這個 közbenső層是關鍵。CoWoS 的核心結構與工作原理CoWoS這個名字本身就揭示了它的三層結構：Chip (晶片)：頂層的核心部件。通常包括一個或多個邏輯晶片（如GPU、CPU、ASIC）和多個高頻寬記憶體（HBM，High-Bandwidth Memory）。例如，NVIDIA的H100 GPU就是將一個大的GPU邏輯晶片和幾顆HBM記憶體放在一起。Wafer (矽中介層 - Silicon Interposer)：這是CoWoS技術的靈魂。它是一塊非常薄的矽片，上面刻有極其精密的線路。它的作用像一個“超高速立交橋”，讓頂層的邏輯晶片和HBM記憶體之間可以進行超高密度、超高頻寬的資料交換。為什麼需要它？如果直接把GPU和HBM放在傳統的PCB基板上，它們之間的距離會很遠，線路也很粗，資料傳輸速度慢、延遲高、功耗大。而矽中介層上的線路間距可以做到微米級，比基板小幾個數量級，從而實現了極短、極快的連接。Substrate (基板)：最底層的載體。矽中介層的尺寸非常精密，無法直接銲接到電腦主機板上。基板的作用就是扮演一個“轉換器”，將中介層上微小的引腳（Micro-bumps）連接轉換成尺寸更大的焊球（BGA Balls），以便最終能安裝在普通的PCB電路板上。整個流程就像：將高性能的晶片（Chip），通過微小的焊點安裝在佈滿高速公路的矽中介層（Wafer）上，再將這個整體封裝到一個基板（Substrate）上，最終形成一個可以被使用的完整晶片產品。CoWoS 的主要優勢極高的頻寬和極低的延遲這是CoWoS最核心的價值。通過矽中介層，GPU等計算核心可以和HBM記憶體實現數TB/s的超高頻寬，這是AI訓練和推理所必需的，能有效解決“記憶體牆”問題。異構整合 (Heterogeneous Integration)CoWoS允許將不同工藝、不同功能、甚至不同廠商的晶片（Chiplets）整合在一個封裝內。例如，邏輯晶片可以用最先進的3nm工藝來追求性能，而I/O晶片可以用較成熟的工藝來控製成本。這打破了“所有功能必須整合在單一晶片上”的限制，延續了摩爾定律的精神。功耗更低因為晶片間的連接距離被縮短到微米級，訊號傳輸所需的能量大大減少，從而降低了整體功耗。尺寸更小相比於在主機板上分散佈置多個晶片，CoWoS將它們整合在一起，大大縮小了最終產品的尺寸和主機板面積。CoWoS 的技術演進和不同版本為了應對不同的成本和性能需求，台積電發展出了一個CoWoS家族：CoWoS-S (Silicon Interposer)：最經典、性能最高的版本，使用完整的矽中介層。NVIDIA的A100/H100/H200/B100等頂級AI晶片都採用這種技術。缺點是成本非常高昂，因為需要一大塊高精度的矽片。CoWoS-R (RDL Interposer)：這是一個更具成本效益的方案。它使用有機材料和重布線層（RDL, Re-Distribution Layer）來代替昂貴的矽中介層。性能略低於CoWoS-S，但成本優勢明顯，適用於對成本更敏感的應用。CoWoS-L (LSI & RDL Interposer)：這是最新的混合型方案。它結合了CoWoS-S和-R的優點，在一個有機基板中嵌入了多個小塊的本地矽橋（LSI, Local Silicon Interconnect）。這些矽橋只在需要超高密度互連的關鍵區域使用（例如連接邏輯晶片和HBM），其他區域則使用成本較低的RDL。這在性能和成本之間取得了很好的平衡，被認為是未來的一個重要方向。主要應用領域與市場影響AI 加速器 / 資料中心GPU這是CoWoS的“殺手級應用”。沒有CoWoS，就沒有今天NVIDIA A100/H100等AI算力霸主。AMD的Instinct系列AI加速器也同樣依賴此技術。高性能計算 (HPC)用於超級電腦和科學計算的處理器。高端網路晶片用於資料中心的高速交換機和路由器。高端FPGA可程式設計邏輯晶片也用它來整合HBM和高速收發器。由於AI需求的爆炸式增長，對CoWoS產能的需求也急劇飆升，導致台積電的CoWoS產能一度成為全球AI供應鏈最關鍵的瓶頸之一。台積電也為此投入巨資，在全球範圍內（尤其是在台灣）瘋狂擴建CoWoS封測廠。台積電的CoWoS技術是後摩爾定律時代，通過系統級創新延續晶片性能增長的關鍵使能者。它通過2.5D封裝的形式，實現了晶片間的超高頻寬互聯，完美滿足了AI、HPC等應用對海量資料搬運的需求。可以說，CoWoS不僅是台積電領先全球的護城河之一，更是整個AI產業發展的基石。 (葉檸風Mireille)

中芯先進封裝研究院揭牌：中國國產封測的協同破局之路1月29日，中芯國際先進封裝研究院在上海總部正式揭牌，上海市委常委、副市長陳傑與中芯國際董事長劉訓峰共同完成儀式，中國工信部、上海市政府相關負責人，以及清華大學、復旦大學的專家團隊悉數到場。這場高規格的活動，不是簡單的企業戰略發佈，而是中國先進封裝領域從分散研發走向協同攻堅的關鍵節點，也是中芯國際補齊產業生態、破解技術瓶頸的核心落子。劉訓峰在致詞中明確了研究院的核心方向：聚焦先進封裝前沿技術研發與行業共性難題攻關，聯動頂尖高校與產業鏈夥伴，搭建“政產學研用”一體化平台，最終建成中國領先、國際先進的技術研發與協同創新聯盟。這一定位，精準對準了中國先進封裝產業的核心短板。後摩爾時代，先進封裝已成為提升晶片算力、繞開製程限制的核心路徑，也是AI算力、資料中心等領域的關鍵支撐。中國封測產業雖有長電科技、通富微電等頭部企業實現部分先進工藝量產，但長期面臨研發資源分散、共性技術突破難、高端裝置與材料依賴進口等問題，單一企業難以獨立攻克混合鍵合、3D堆疊等核心工藝。中芯國際早在2014年便與長電科技合資成立中芯長電，佈局矽片級封裝業務，積累了產業落地基礎，此次成立研究院，是將單點佈局升級為體系化研發的必然選擇。研究院的核心價值，在於打破產學研之間的壁壘。清華大學、復旦大學在材料科學、微電子設計領域的研發積累，能為前沿技術探索提供理論支撐；中芯國際的晶圓製造與封測產業經驗，可快速將實驗室成果轉化為量產工藝；政府層面的政策與資源支援，能為技術攻堅提供穩定保障。三方協同的模式，能針對性解決熱管理、良率控制、EDA協同等行業共性難題，避免重複研發，提升技術突破效率。從產業格局來看，這一佈局也將強化中芯國際的全鏈條競爭力。晶圓製造與先進封裝的深度協同，能最佳化晶片設計、製造、封測的全流程適配，降低產業鏈溝通成本，同時為中國晶片設計企業提供更貼合需求的封測解決方案，推動中國國產晶片整體性能提升。先進封裝的技術突破非一日之功，國際頭部企業已形成成熟的技術與產能壁壘，中國產業仍需長期投入研發與人才儲備。但中芯國際此次牽頭搭建協同平台，為中國國產先進封裝指明了破局方向，也為上海乃至全國積體電路產業的高品質發展注入了實質動能，更契合國家科技自立自強的戰略需求。 (1 ic網)

隨著摩爾定律逼近物理極限，半導體行業的競爭焦點正從製程工藝轉向先進封裝技術這一新戰場。2025年全球半導體市場預計增長21%達到7934億美元，其中先進封裝市場規模已達460億美元，到2028年將突破794億美元。在這一黃金賽道上，台積電、英特爾、三星三大巨頭近期相繼亮出技術底牌——台積電的WMCM封裝技術劍指蘋果A20晶片，英特爾的玻璃基板突破傳統互聯規則，三星的HPB散熱技術重新定義移動SoC性能邊界。這場圍繞先進封裝的技術競賽，正深刻改變半導體產業的價值分配和競爭格局。台積電WMCM技術：開啟消費電子封裝革命台積電在先進封裝領域持續領跑，其最新突破WMCM（晶圓級多晶片模組）技術已進入量產倒計時。據產業鏈消息，台積電計畫在嘉義AP7工廠新建WMCM生產線，2026年底實現月產6萬片晶圓目標，2027年產能將翻倍至12萬片。這一技術將獨家適配蘋果iPhone 18搭載的A20系列晶片，配合2nm製程實現性能跨越。WMCM技術的核心創新在於採用重布線層替代傳統中介層，在CoWoS基礎上的終極演化。該架構將邏輯SoC與DRAM進行平面封裝，使記憶體與CPU、GPU、NPU整合於同一晶圓，訊號傳輸路徑顯著縮短。相比當前蘋果A系列晶片採用的InFo-PoP技術，WMCM在不顯著增加晶片面積的前提下，互連頻寬提升約40%，功耗降低25%，同時製造成本下降30%。技術優勢體現在三個維度：訊號傳輸路徑縮短使延遲降低35%，提升AI算力即時性；散熱性能最佳化支援更高頻率運行，峰值性能提升20%；整合度提高使晶片尺寸縮小15%，為電池等元件留出空間。這一突破推動先進封裝從資料中心向消費電子下沉，樹立"晶圓級封裝+先進製程"協同新標竿。產能佈局彰顯戰略野心。除WMCM外，台積電CoWoS產能持續擴張，月產能從2024年的3.5-4萬片提升至2025年的6.5-7.5萬片，2026年目標9-11萬片。通過InFO裝置升級和SoIC 3D堆疊技術迭代，台積電建構完整技術矩陣，目標2026年先進封裝業務營收佔比突破10%。英特爾玻璃基板：突破封裝材料邊界英特爾在2026年NEPCON日本電子展上展示的玻璃基板樣品，打破市場對其技術退場的疑慮。這款78mm×77mm超大尺寸樣品採用10-2-10堆疊架構（10層RDL+2層厚核心玻璃基板+10層堆疊層），45μm超微細凸點間距遠超傳統基板極限，代表封裝材料學的重大突破。玻璃基板的核心優勢源於材料特性。與傳統有機基板相比，玻璃具有更佳平整度、低介電損耗和尺寸穩定性，熱膨脹係數與矽片接近，有效解決高溫下基板翹曲導致的晶片接合不良。技術參數顯示，玻璃基板布線密度提升5倍，訊號完整性改善30%，功率傳輸效率提高25%。英特爾的"No SeWaRe"技術通過材料改性解決玻璃脆性難題，使產品可靠性達到汽車電子等級。應用定位明確指向高端市場。該技術專門服務AI加速器、多chiplet GPU等大算力晶片，支援晶片尺寸達2倍光罩大小，滿足萬卡叢集互聯需求。英特爾正推進熱膨脹係數匹配最佳化，目標將偏差控制在3-5ppm/℃，計畫2026-2030年逐步完成產品匯入。這一佈局確保英特爾在AI伺服器市場保持話語權，將先進封裝培育為晶圓代工外的新增長點。產能規劃與技術路線協同。英特爾在全球佈局多個封裝生產基地，美國新墨西哥州Fab 9支援EMIB和Foveros技術，馬來西亞Project Pelican項目聚焦Foveros和Co-EMIB產能。這種全球佈局既滿足地緣政治需求，又最佳化供應鏈效率。三星HPB技術：重新定義移動晶片散熱三星通過Heat Pass Block技術開闢差異化賽道，在Exynos 2600處理器中實現封裝級散熱突破。該技術核心是在SoC裸晶上方整合銅基導熱塊，與LPDDR DRAM記憶體協同放置，結合高k環氧模塑複合材料，形成專屬散熱通道。實測資料顯示，與傳統封裝相比，HPB技術使熱阻降低16%，晶片溫度下降30%，持續高性能輸出時間延長3倍。技術創新體現在架構重構。傳統設計中DRAM配置阻礙熱量匯出，成為散熱瓶頸。HPB技術通過三管齊下解決方案：縮減DRAM尺寸打通散熱路徑；加裝銅基導熱塊促進熱量釋放；應用新型EMC材料確保高效熱傳導。這種設計在處理器架構初始階段解決散熱問題，超越傳統的器件級散熱方式。技術挑戰與收益並存。雖然HPB帶來顯著散熱優勢，但增加封裝Z軸高度，對手機輕薄化設計構成挑戰。多材料結構引入熱膨脹差異，對製程控制和長期可靠性要求極高。初期良率挑戰使成本增加20%，僅適用於旗艦級SoC。然而，這些挑戰背後是巨大收益：晶片持續性能提升40%，為移動AI計算提供堅實基礎。戰略意義超越技術本身。HPB技術是三星重新爭奪高端手機市場的關鍵籌碼，結合2nm製程工藝，向蘋果、高通等客戶展示技術實力。這一突破反映移動SoC發展新階段——性能瓶頸從製程微縮轉向熱管理能力，封裝技術成為差異化競爭核心。2.5D/3D封裝：AI晶片的核心賦能技術2.5D/3D封裝作為先進封裝主流技術，正迎來爆發式增長。Yole Group資料顯示，AI資料中心處理器2.5D/3D封裝出貨量2023-2029年複合增長率達23%，成為增長最快細分市場。這一技術通過中介層實現晶片立體整合，突破平面封裝密度限制，完美適配AI晶片需求。台積電CoWoS技術引領市場。作為輝達H100、AMDMI300等旗艦AI晶片首選封裝方案，CoWoS產能持續吃緊。2025年月產能達6.5-7.5萬片，輝達獨佔63%份額，供需緊張預計持續至2026年。技術迭代不斷加速，CoWoS-L版本支援12顆HBM3e記憶體堆疊，頻寬提升至6.4TB/s。英特爾3D堆疊技術建構完整矩陣。通過EMIB、Foveros和Co-EMIB技術組合，英特爾實現從2.5D到3.5D全場景覆蓋。Foveros Direct版本實現10μm以下凸點間距，混合鍵合密度達每平方毫米10000個連接點。這一技術路線支援晶片分解設計，最佳化性能與成本平衡。三星SAINT技術體系凸視訊記憶體儲優勢。針對HBM與邏輯晶片協同封裝，三星推出SAINT-D技術，通過熱壓鍵合工藝實現12層HBM垂直堆疊，消除對矽中介層依賴。相比傳統2.5D封裝，性能提升30%，功耗降低25%，為AI訓練提供極致能效。面板級封裝：下一代技術競爭焦點三星SoP技術代表封裝尺寸的極限突破。採用415mm×510mm超大面板作為封裝載體，面積是傳統12英吋晶圓的4倍，支援240mm×240mm超大型晶片模組整合。這一技術省去PCB和矽中介層，通過精細銅RDL實現晶片直連，成本降低30%。技術優勢來自多重創新。面板級封裝減少材料浪費，利用率從晶圓的70%提升至85%；支援更寬鬆的布線規則，降低工藝難度；更大的散熱面積改善熱管理效能。三星憑藉顯示領域積累的FOPLP經驗，快速推進SoP商業化處理程序。應用前景聚焦AI晶片。SoP技術特別適合超大規模AI晶片封裝，如特斯拉Dojo系列訓練晶片。三星已獲得特斯拉165億美元AI晶片代工訂單，若SoP技術成熟，有望將封裝環節納入合作範圍，建構完整代工解決方案。競爭格局正在重塑。台積電SoW和英特爾EMIB聚焦晶圓級整合，三星SoP通過尺寸優勢實現錯位競爭。這種差異化路徑可能改變先進封裝市場格局，為後發者提供超越機會。光電合封：突破資料傳輸瓶頸CPO技術成為解決資料中心功耗瓶頸的關鍵。隨著AI叢集規模擴大，傳統可插拔光模組功耗佔比升至50%，CPO將光引擎與計算晶片共封裝，功耗降低40%，頻寬密度提升8倍。英特爾基於EMIB技術建構CPO架構，將XPU與光學I/O晶片通過矽橋互連，採用有源耦合工藝降低損耗。技術挑戰與突破並存。雷射器整合是最大難點，需要解決熱管理、波長穩定性和可靠性問題。Lightmatter等初創公司通過VLSP技術實現突破，支援16波長平行傳輸，單引擎頻寬達51.2Tbps。材料創新同步推進，矽光與磷化銦混合整合成為主流方案。標準化處理程序加速產業化。OIF、COBO等組織推動CPO標準制定，預計2027年實現規模化部署。雲服務商積極匯入，Google計畫2026年在自有資料中心部署CPO技術，預期降低總體擁有成本25%。材料創新：封裝技術的底層突破材料創新推動封裝技術代際演進。玻璃基板成為最新熱點，相比有機基板，玻璃具有更低介電損耗、更優尺寸穩定性和更高布線密度。英特爾展示的玻璃基板樣品實現45μm凸點間距，支援78mm×77mm超大尺寸封裝。先進材料持續湧現。Low-Dk介質材料降低訊號串擾30%，高導熱襯底提升散熱效率40%，底部填充材料增強機械可靠性。這些創新解決高密度整合帶來的訊號完整性和熱管理挑戰。供應鏈佈局加速。日本廠商在高端封裝材料領域領先，住友化學、信越化學等公司推出專用解決方案。材料成本佔比從15%升至25%，成為封裝價值重要組成部分。異構整合：Chiplet生態的基石異構整合成為後摩爾時代主流路徑。通過UCIe等開放標準，不同工藝、不同功能的Chiplet實現"即插即用"。AMD MI300X成功驗證這一路徑，在單一封裝內整合5nm計算晶片和6nm I/O晶片，性能提升3倍。設計方法學革新。EDA工具支援多晶片協同設計，實現性能、功耗和成本最優平衡。測試技術同步升級，邊界掃描和內建自測試解決多晶片測試挑戰。生態系統逐步完善。台積電3DFabric、英特爾EMIB、三星I-Cube等平台降低使用門檻。設計服務公司湧現，提供從架構到封裝的完整解決方案，推動Chiplet普及。熱管理：封裝級散熱新範式熱管理成為性能決定因素。三星HPB技術展示封裝級散熱潛力，通過材料、結構和工藝創新，實現熱阻降低16%。微流道冷卻、相變材料等新技術將熱管理能力提升至新高度。系統級解決方案成熟。從晶片到機櫃的全鏈路熱設計成為標配，液冷技術從資料中心向晶片級滲透。功耗密度超過100W/cm²的晶片需要創新冷卻方案，熱管理成本佔比升至15%。可靠性工程升級。熱循環測試、加速老化實驗驗證封裝壽命，故障預測和健康管理實現預測性維護。這些進步支撐晶片在苛刻環境下的穩定運行。市場格局：三足鼎立到多元競爭先進封裝市場呈現三強領跑格局。台積電憑藉CoWoS技術繫結輝達、AMD等頭部客戶，市佔率超50%；英特爾通過IDM 2.0戰略強化垂直整合，在高端市場佔據一席之地；三星依託儲存優勢差異化競爭，市佔率穩步提升。新興力量加入競爭。日月光、安靠等傳統封測廠加速技術升級，中國長電科技、通富微電等公司積極佈局。裝置供應商迎來機遇，應用材料、ASML推出專用裝置支援先進封裝產線建設。地緣政治影響供應鏈。美國晶片法案推動本土封裝產能建設，歐洲、日本同步加大投入。全球供應鏈呈現區域化趨勢，成本結構面臨重構。展望未來，先進封裝技術將繼續向更高整合度、更優能效、更低成本方向演進。隨著AI、HPC、自動駕駛等應用推動需求增長，掌握先進封裝技術的企業將在新一輪半導體競爭中佔據制高點。這場技術革命不僅改變晶片製造方式，更將重塑整個電子資訊產業的發展軌跡。 (騰訊自選股)

超越摩爾定律的晶片新世界：先進封裝More than Moore：-- “ from Words to Worlds”的晶片新世界你有沒有想過，我們日常使用的AI工具，比如能寫詩的ChatGPT，能畫圖的Midjourney，它們把我們的“想法”（Words）變成真實可見的“內容”（Worlds），到底需要什麼？答案是：超乎想像的算力！在過去的半個世紀裡，晶片工業只做一件事：把電晶體做得越來越小。這就像在一張無限大的紙上，把文字越寫越密，這就是著名的摩爾定律（Moore）。但現在，這張“紙”快寫滿了，筆尖也細無可細。我們的晶片，正在撞上一堵物理之牆。去年11月，我讀了李飛飛發表的文章《From Words to Worlds: Spatial Intelligence is AI’s Next Frontier》並分享了學習筆記。在李飛飛的長文中，將空間智能定義為 AI 的下一個前沿，然而單純依靠現有技術遠遠不夠。為了讓AI的“from Words to Worlds”之旅繼續下去，晶片工業必須找到新的出路。於是，一場從“平面鋪開”到“立體堆疊”的革命悄然發生。我們不再死磕“更小”，而是走向“更高”、“更密集”——這，就是超越摩爾定律（More than Moore）的時代。一、 物理學的牆：為什麼晶片“玩不動”了？AI就像一個永不滿足的“大胃王”，它吃的資料量和需要的計算力，正在把傳統晶片逼到崩潰邊緣。具體來說，晶片遇到了三堵“難關”：1.  “發燒牆”：晶片熱得快熔化了想像一下，在指甲蓋大小的面積上，擠著幾百億個微型“CPU”，它們同時全速運轉，產生的熱量密度比家裡的電熨斗還高！傳統的晶片基底（就像晶片的“底板”）導熱能力有限，根本來不及散熱。晶片一旦過熱，就會變慢甚至“罷工”。這嚴重限制了AI算力的進一步提升。2.  “堵車牆”：資料跑得太慢了晶片內部就像一座繁忙的城市，CPU是市中心，記憶體是郊區倉庫。傳統上，CPU取資料要跑很遠的路，就像城市交通經常“堵車”一樣。資料傳輸耗時又耗電，拖慢了整個AI計算的速度。3.  “原子牆”：小到不能再小了當電晶體小到奈米等級，已經接近原子的尺寸。電子不再老老實實地待在電路里，而是會像“幽靈”一樣隨意“穿牆而過”（專業術語叫“量子隧穿”）。這會導致電路不穩定，性能反而下降。所以，光靠“縮小”這條路，真的走到頭了。二、 結構學的解：給晶片“蓋摩天大樓”既然“平面鋪開”不行，那就“向天空要空間”！先進封裝，就是給晶片“蓋摩天大樓”。它不再是簡單地把晶片“包起來”，而是通過精巧的設計，把不同的晶片垂直堆疊、緊密連接起來。（配圖：“摩爾定律極限”的擁擠與過熱 Vs“超越摩爾定律”的先進封裝帶來的清涼與高效）從“平房”到“摩天大樓”：垂直堆疊的魔術我們把CPU（處理器）、GPU（圖形處理器）、HBM（高頻寬記憶體）這些原本平鋪的晶片，像樂高積木一樣一層層“蓋”起來。這靠的是什麼技術呢？矽通孔（TSV）：可以想像成在晶片之間打通無數根微型“電梯井”，讓資料可以直接“上上下下”，傳輸距離從幾釐米縮短到幾微米！混合鍵合（Hybrid Bonding）：這是一種超精密的“銲接”技術，能把不同晶片嚴絲合縫地粘在一起，讓它們工作起來就像一個整體。通過這種“垂直進化”，資料傳輸速度提升了百倍，功耗也大幅降低，完美解決了“堵車牆”的問題。從“水泥”到“特種鋼”：為“摩天大樓”選新材料傳統的晶片底板（矽中介層）就像普通水泥，扛不住AI計算的“高燒”。所以，我們正在尋找更耐熱、更穩定的“特種鋼”來做“地基”：碳化矽（SiC）：它的導熱能力是傳統矽的3倍多！就像給晶片穿上了一層“特種盔甲”，特別適合那些超級發燒的AI晶片，能把熱量迅速導走。玻璃基板（TGV）：別小看玻璃，這種特殊玻璃不僅平整度極高，絕緣性好，還能做得更薄，承載更多更密的電路。像英特爾（Intel）這樣的巨頭，就看好它成為下一代晶片的“超級底板”。三、 經濟學的帳：誰在為AI的“新世界”鋪路？在以前，封裝只是晶片製造流程中不起眼的“收尾工作”。但現在，它已成為AI晶片性能的關鍵。如果說在“More Moore”時代，光刻機是晶片行業的“皇冠”；那麼在“More than Moore”時代，先進封裝就是皇冠上那顆越來越閃耀的明珠。當一顆AI晶片近一半的性能提升和成本增量，都來自於先進封裝時，這個賽道自然成了兵家必爭之地。這正是中國半導體企業，在某些領域實現“彎道超車”的關鍵機遇！以下是A股在這個領域有硬實力的代表企業（僅為行業觀察，不構成投資建議）：1. 蓋樓的總包商：晶片封裝的“國家隊”長電科技 (600584)：國內晶片封裝龍頭老大，全球排名前三。他們掌握了XDFOI等最先進的2.5D/3D封裝技術，就像擁有了給晶片蓋“超級摩天大樓”的全套圖紙和施工能力。通富微電 (002156)：它跟AI晶片巨頭AMD深度合作。AMD的AI晶片賣得越好，通富微電的訂單就越多，就像繫結了一個“大客戶”，旱澇保收。2. 蓋樓的材料商：晶片“底板”的創新者深南電路 (002916) / 興森科技 (002436)：它們生產的ABF載板，是連接晶片和電路板的關鍵“底板”，就像摩天大樓的堅實地基。目前全球高端載板主要被日韓台壟斷，這兩家公司正在努力打破這種局面。沃格光電 (603773)：他們正在研究玻璃基板技術。如果說傳統的晶片底板是“普通磚頭”，那麼玻璃基板就可能是未來的“透明鋼材”，代表著行業最前沿的技術方向。3. 蓋樓的裝置商：晶片“連接”的“超級工匠”拓荊科技 (688072)：在晶片製造中，有一類裝置叫“薄膜沉積裝置”，是用來在晶片表面“刷油漆”的，非常精密。拓荊科技就是這個領域的專家，他們的裝置是實現晶片間“無縫連接”的關鍵工具。芯源微 (688037)：在晶片封裝中，需要把很多微小的“點點”連接起來。芯源微就是提供這種“點膠”和“顯影”裝置的，它們能把晶片之間的連接做得更精細、更可靠。 (晚笙筆記)

英特爾將其EMIB 互連解決方案與傳統的 2.5D 技術進行了比較，並展示了其在設計先進封裝晶片方面的優勢。英特爾的EMIB技術已被應用於多種晶片，其中大部分是英特爾自家的產品。他們已在Ponte Vecchio、Sapphire Rapids、Granite Rapids、Sierra Forest以及即將推出的Clearwater Forest系列產品中採用了這種互連解決方案。英特爾已經展示了其如何擴展其先進封裝能力，以生產下一代晶片，這些晶片既包括自主研發的，也包括為其代工廠客戶生產的。該公司重點展示了大規模封裝，這些封裝均採用了EMIB和其他幾項自主研發的封裝技術。所有這些晶片都將是專為資料中心設計的先進晶片解決方案，包含多個晶片組，所有晶片組均通過EMIB互連技術連接。競爭對手（例如台積電）的先進封裝技術基於2.5D和3D封裝。與EMIB等採用較小互連橋不同，台積電的2.5D封裝在晶片（晶片組）和封裝基板之間使用矽中介層。互連是通過一系列位於矽內部的導線實現的，這些導線被稱為TSV（矽通孔）。這些導線用於連接多個晶片。英特爾指出，2.5D封裝技術存在一些缺點。首先，它需要為僅用於連接導線的矽片支付額外費用；其次，晶片尺寸越大，封裝方案的成本就越高，因為TSV（矽通孔）的使用會增加設計複雜性並降低良率。這項技術在2.5D工藝所能達到的最大尺寸方面也存在一些限制。這導致晶片組合的靈活性不足，無法將各種計算和儲存晶片混合搭配使用。用EMIB技術，無需在晶片和封裝之間使用矽片。這些小型橋接結構嵌入基板內，可安裝在任何需要連接兩個晶片的位置。EMIB技術已經存在一段時間了，所以這並非什麼新鮮事，但這裡簡單回顧一下這項技術本身也無妨。EMIB主要有兩種變體，詳情如下：EMIB 2.5D嵌入式多晶片互連橋 2.5D。連接多個複雜晶片的高效、經濟的方法。2.5D 封裝，用於邏輯-邏輯和邏輯-高頻寬儲存器 (HBM)。EMIB-M 在橋式電路中採用 MIM 電容。EMIB-T 在橋式電路中增加了 TSV 封裝。封裝基板中嵌入矽橋，用於岸線到岸線的連接。EMIB-T 可以簡化其他封裝設計中的 IP 整合。簡化供應鏈和組裝流程。生產已驗證：自 2017 年以來，已採用英特爾和外部晶片進行大規模生產。EMIB 3.5D嵌入式多晶片互連橋 3.5D 和 Foveros 整合在一個封裝中。支援採用多種晶片的靈活異構系統。非常適合需要在單個封裝中組合多個 3D 堆疊的應用。英特爾資料中心 GPU Max 系列 SoC：採用 EMIB 3.5D 技術，打造英特爾迄今為止量產的最複雜異構晶片，擁有超過 1000 億個電晶體、47 個有源晶片單元和 5 個製程節點。因此，就優勢而言，英特爾的EMIB先進封裝解決方案不僅在晶片佈局方面提供了更大的靈活性，而且還支援二維和三維擴展，這是2.5D封裝方法無法實現的。英特爾列出的EMIB技術的三大關鍵優勢是：正常封裝良率範圍節約成本的機會設計簡單隨著英特爾加大對晶圓廠業務的投入，並希望其未來技術（例如14A晶片）獲得更多關注，先進的封裝解決方案將變得至關重要。其EMIB晶片的改進，例如“T”型封裝和Foveros封裝，吸引了眾多業內巨頭的關注，這加劇了晶片製造行業的競爭，而該行業此前一直由台積電主導。英特爾能否成功推出14A晶片，以及能否在美國本土開啟先進晶片生產的新時代，都取決於英特爾的決心。英特爾展示其新一代、可大規模擴展的封裝能力此前，英特爾展示了其封裝技術實力，推出了一款多晶片產品，該產品採用了18A/14A 節點晶片、Foveros 3D 和 EMIB-T 技術。這些技術將為高性能計算、人工智慧、資料中心等領域的下一代晶片樹立標準。英特爾的先進封裝解決方案也將加劇與台積電CoWoS解決方案的競爭，後者也推出了一款採用A16工藝節點、整合超過12個HBM4E晶片的9.5英吋光罩封裝解決方案（CoWoS-L）。以下是英特爾將用於打造下一代計算巨頭的一些主要技術：英特爾 14A-E：採用 RibbonFET 2 和 PowerDirect 的突破性邏輯。Intel 18A-PT：首款採用背面供電的晶片，提高了邏輯密度和電源可靠性。高性能頂層晶片：下一代性能，密度和每瓦性能均有所提高（英特爾 14A/14A-E 工藝節點）。Foveros Direct 3D：採用超細間距混合鍵合的精密 3D 堆疊。EMIB-T（嵌入式多晶片互連橋）：下一代 EMIB 增加了 TSV，以實現更高的頻寬和更大的晶片整合。HBM 協議支援：無縫支援最新和未來的 HBM 標準（HBM4/HBM5/HBM-Next）。>12倍光刻線可擴展性：架構能夠突破傳統光刻線的限制。在英特爾發佈的視訊中，該公司展示了兩種先進的封裝晶片解決方案。這些顯然是概念設計，但設計本身才是亮點所在。其中一款晶片配備了四個計算單元和 12 個 HBM 記憶體位點，而另一款則配備了 16 個計算單元和 24 個 HBM 記憶體位點。此外，LPDDR5X 控製器的數量也翻了一番，在更大的解決方案中甚至達到了 48 個。該晶片包含一個採用 18A-PT 工藝技術的計算基片。該基片內裝有 SRAM，與Clearwater Forest 的製造方式類似。Clearwater Forest 採用 18A 工藝節點製造，其三單元基片方案中整合了 576 MB 的 L3 快取。Clearwater Forest 的基片採用 Intel 3 工藝技術製造，因此我們可以預期 Intel 18A-PT 將進一步最佳化並增加未來晶片中 SRAM 的數量。基礎晶片之上是主計算晶片，其中可以包含人工智慧引擎、CPU或其他IP。這些晶片採用英特爾14A或14A-E工藝製造，並通過Foveros 3D封裝解決方案與基礎晶片連接，形成一個3D堆疊結構。多個晶片通過EMIB-T互連技術連接並與記憶體解決方案進一步互連。圖中所示的頂層晶片使用了24個HBM記憶體位點，這些位點可以是HBM3/HBM3E等現代HBM標準，也可以是HBM4/HBM4E或HBM5等未來標準。單個封裝最多可容納48個LPDDR5x控製器，從而顯著提升AI和資料中心工作負載的記憶體密度。英特爾還表示，他們制定了非常多元化的生態系統參與計畫，並直接與行業合作夥伴合作，以加快產品上市速度並增強供應鏈的韌性。此次先進封裝晶片展示顯然面向外部客戶，旨在讓他們瞭解英特爾的產品，尤其是14A工藝節點的優勢，因為該節點專為第三方客戶設計。英特爾此前已表示，18A工藝節點主要用於其內部產品，但14A工藝節點吸引了更多客戶的關注。憑藉此次展示的先進封裝解決方案，英特爾似乎已在晶圓代工領域佔據了一席之地。現在我們唯一需要關注的就是實際產品，以及那些產品和那些主要廠商將使用英特爾晶圓廠的確認資訊。雖然有一些零星的暗示，但目前還沒有定論。我們應該記住，英特爾在先進封裝領域一直處於領先地位。他們上一款晶片 Ponte Vecchio 從工程角度來看堪稱奇蹟，但由於良率問題導致的諸多延誤，這款產品最終並未取得太大成功，包括Falcon Shores在內的幾個英特爾項目也被取消了。該公司正憑藉Jaguar Shores和備受期待的Crescent Island GPU （用於人工智慧）強勢回歸，但與此同時，他們真正的考驗在於從第三方獲得訂單，因為該公司的 14A 技術至關重要。 (半導體行業觀察)

12月24日消息，半導體大廠英特爾（Intel）近日展示了其在先進封裝領域的最新研發成果，推出一系列以Intel 18A 與Intel 14A 等先進節點製程的多芯粒（Multi-chiplet）產品概念。不僅展現了英特爾在Foveros 3D 與EMIB-T 先進封裝技術上的突破，更傳遞出其希望在高性能計算（HPC）、人工智慧（AI）及資料中心市場與台積電的CoWoS 封裝技術一決高下的信心。英特爾本次技術展示的核心在於其精密且具高度擴展性的先進封裝構架。根據資料顯示，英特爾將利用Intel 14A-E 節點製程提供突破性的邏輯性能，該製程同時採用了第二代RibbonFET電晶體與全新的PowerDirect 技術。而在基礎晶片部分，則採用Intel 18A-PT 製程，這是首款採用背面供電技術的基礎晶片，能顯著提升邏輯密度與電力供應的可靠性。此外，為了達到極致的垂直堆疊目標，英特爾還匯入了Foveros Direct 3D 技術，通過極細間距的混合鍵合（Hybrid Bonding）進行精密3D 堆疊。而在多芯粒互連方面，新一代的嵌入式多晶片互連橋接（EMIB-T）技術加入了矽穿孔（TSV）技術，可提供更高的頻寬，並整合更大規模的晶片組。另外，英特爾還在展示視訊中披露了兩款極具前瞻性的概念設計，展現了其超越傳統光罩限制（Reticle Limit）的技術實力。其中在中階解決方案方面，可配備4個計算晶片與12個HBM。至於在旗艦解決方案方面，則是將規模擴大到16個計算晶片與24個HBM ，並可配置多達48個LPDDR5X 控製器，極大化AI 與資料中心工作執行所需的記憶體密度。而且，這些設計採用了類似“Clearwater Forest”的構架，其基礎晶片負責搭載SRAM，並通過Foveros 3D 技術將頂層包含AI 引擎或CPU IP的計算晶片堆疊在上面。記憶體支援方面，英特爾強調其封裝方案能無縫相容目前的HBM3/HBM3E，以及未來的HBM4、HBM5 等新一代標準。根據市場的分析，英特爾這次一系列展示動作，無疑是向台積電發出挑戰。台積電目前已規劃9.5倍光罩尺寸的CoWoS 解決方案，並結合A16 製程，以及超過12個HBM4E （通過CoWoS-L）。然而，英特爾表示，其封裝構架具備超過12倍的光罩尺寸，顯示在規格上有意超越台積電。英特爾還特別強調，雖然Intel 18A 製程主要用於其內部產品，但Intel 14A 節點製程則是專為外部客戶設計的。因此，英特爾目前正積極與產業夥伴建立多元生態系，目的是提供更快的上市時間與更具韌性的供應鏈。儘管英特爾過去在先進封裝領域早有建樹，例如被視為工程奇蹟的Ponte Vecchio 晶片，但受限於良率問題與研發延遲，該產品並未取得商業化上的成功，隨後如Falcon Shores 等多項計畫也遭取消。因此，目前英特爾正試圖憑藉Jaguar Shores，以及備受期待的Crescent Island AI GPU 捲土重來。對英特爾而言，真正的考驗在於能否成功爭取到第三方客戶的訂單。尤其在Intel 14A 技術與先進封裝解決方案的加持下，英特爾似乎已準備好重新回歸晶圓代工市場的頂尖賽局。 (芯智訊)

引言當晶片製程的微縮逼近物理與經濟的雙重極限，積體電路產業的發展動能，正前所未有地從電晶體尺度的縮小，轉向系統級整合與架構的創新。在這一被稱為“後摩爾時代”的產業變局中，先進封裝與測試（簡稱“先進封測”） 已從配套輔助環節，躍升為提升晶片性能、最佳化系統功耗、控制整體成本的關鍵支點。本文旨在深入剖析全球及中國先進封測行業的發展現狀、技術脈絡、市場格局與驅動因素，並前瞻性地展望在人工智慧、高性能計算等需求的強勁牽引下，該領域所孕育的未來機遇與發展趨勢。一、積體電路先進封測概況1、積體電路製造概況積體電路製造產業鏈主要包括晶片設計、晶圓製造、封裝測試三個環節，具體如下：封裝測試包含封裝和測試兩個環節，其中，封裝是指將積體電路與引腳相連接以達到連接電訊號的目的，並使用塑料、金屬、陶瓷、玻璃等材料製作外殼保護積體電路免受外部環境的損傷；測試包括進入封裝前的晶圓測試（CP）和封裝完成後的成品測試（FT），晶圓測試主要檢驗每個晶粒的電性能，成品測試主要檢驗產品的電性能和功能，目的是將有結構缺陷以及功能、性能不符合要求的晶片篩選出來。2、積體電路製造產業的發展歷程3、先進封裝概況先進封裝是現代積體電路製造技術的關鍵環節，即採用先進的設計思路和先進的整合工藝對晶片進行封裝級重構，並能夠有效提高功能密度的封裝方式。在業內，先進封裝和傳統封裝主要以是否採用引線銲接來區分，傳統封裝通常採用引線鍵合的方式實現電氣連接，先進封裝通常採用凸塊（Bump）等鍵合方式實現電氣連接。從封裝效果來看，傳統封裝更加關注物理連接層面的最佳化，本身對晶片的功能不會產生實質變化，主要起到保護、巢狀、連接的作用；先進封裝更加關注電路系統層面的最佳化，除常規的保護、巢狀、連接外，還可起到縮短互聯長度、提高互聯性能、提升功能密度、實現系統重構等作用。二、積體電路封測行業發展情況1、全球積體電路封測行業發展情況積體電路產業早期從歐美地區發展，隨著產業的技術進步和資源要素的全球配置，封裝測試環節的產能已逐步由歐美地區轉至台灣、中國大陸、新加坡、馬來西亞等亞洲新興市場地區，目前全球積體電路封測行業已形成了台灣、中國大陸、美國三足鼎立的局面。根據Gartner的統計，2024年全球前十大封測企業中，前三大企業的市場份額合計佔比約為50%。中國大陸和台灣的企業在積體電路封測行業佔據優勢地位，2024年全球前十大封測企業中，中國大陸和台灣分別有4家和3家企業。從市場規模看，全球積體電路封測行業的市場規模從2019年的554.6億美元增長至2024年的1,014.7億美元，複合增長率為12.8%。2023年，受智慧型手機、消費電子需求疲軟、客戶庫存調整、經濟不確定性等因素的影響，全球積體電路封測市場總體處於下行周期，市場規模較2022年同比出現下降。2024年，隨著智慧型手機、消費電子需求的逐步回暖以及庫存水平的逐步調整，且高性能運算需求持續旺盛，全球積體電路封測行業市場規模同比恢復增長。未來，從供給端看，全球晶圓製造產能持續擴充，為封測行業的發展提供了重要基礎；從需求端看，數字經濟帶來人工智慧、資料中心、雲端運算、物聯網、虛擬/增強現實等新興應用場景，也為封測行業的發展提供了多元化動力。預計全球積體電路封測行業市場規模將在2029年達到1,349.0億美元，2024年至2029年複合增長率為5.9%。同時，先進封裝作為後摩爾時代的重要選擇，是全球積體電路封測行業未來持續發展的驅動因素，預計2024年至2029年，全球先進封裝市場將保持10.6%的複合增長率，高於傳統封裝市場2.1%的複合增長率，2029年全球先進封裝佔封測市場的比重將達到50.0%。2、中國大陸積體電路封測行業發展情況中國大陸積體電路封測行業主要有長電科技、通富微電、華天科技三家大型封測企業，其封裝形式佈局完善，業務規模較高。除上述大型封測企業外，憑藉在某些細分領域積累的技術，中國大陸湧現出較多專注於特定領域或特定工序的新興封測企業，但其業務規模與大型封測企業相比仍較小。2024年，除上述三家大型封測企業的營收規模超過100億元外，中國大陸其他封測企業的營收規模均在50億元以內。從市場規模看，受益於產業政策的大力支援以及下游應用領域的需求帶動，中國大陸封測市場跟隨積體電路產業實現了總體發展，市場規模由2019年的2,349.8億元增長至2024年的3,319.0億元，複合增長率為7.2%。但是，從業務結構看，中國大陸封測市場仍主要以傳統封裝為主，2024年中國大陸先進封裝佔封測市場的比重只有約15.5%。未來，隨著全球積體電路產業重心逐步轉移至中國大陸，中國大陸封測行業將保持增長態勢。預計中國大陸積體電路封測行業市場規模將在2029年達到4,389.8億元，2024年至2029年複合增長率為5.8%。同時，隨著領先企業在先進封裝領域的持續投入，以及下游應用對先進封裝需求的增長，預計2024年至2029年，中國大陸先進封裝市場將保持14.4%的複合增長率，高於傳統封裝市場3.8%的複合增長率，2029年中國大陸先進封裝佔封測市場的比重將達到22.9%。三、先進封裝行業發展情況1、全球先進封裝行業發展情況全球先進封裝行業的主要參與者包括具有晶圓製造背景的企業和封測背景的企業，其在先進封裝領域的佈局和主要特點具體如下：近年來，智慧型手機等移動終端向小型化、整合化、高性能方向更新迭代，帶動單機晶片數量和晶片性能要求的提升，是全球先進封裝行業發展的最重要驅動因素之一。未來，全球先進封裝行業的主要增長點將由智慧型手機等移動終端向人工智慧、資料中心、雲端運算、自動駕駛等高性能運算轉變。FC可以允許晶片有更高的I/O密度、更優良的熱傳導性，符合移動終端的應用需求，在移動終端的發展及迭代過程中充分受益。全球FC的市場規模由2019年的187.5億美元增長至2024年的269.7億美元，複合增長率為7.5%，是市場規模最大的先進封裝技術。未來，隨著先進封裝行業主要增長點的轉變，全球FC市場規模的整體增長率將有所下降，但人工智慧、資料中心、雲端運算、自動駕駛等高性能運算將使用到FCBGA等封裝形式支援更大尺寸、更高性能的晶片，保證了FC市場的持續增長。預計全球FC的市場規模將在2029年達到340.7億美元，2024年至2029年複合增長率為4.8%。WLCSP可以實現與裸晶片尺寸相同的最小封裝體積，並具備一定的成本優勢，FO可以實現高I/O密度晶片的低成本封裝，均能夠較好地契合移動終端對小型化、高性能、低成本的需求。因此，WLP的市場需求持續增長，全球市場規模由2019年的40.5億美元增長至2024年的56.1億美元，複合增長率為6.7%。未來，WLCSP的成本優勢會隨著晶圓尺寸的增大和晶片尺寸的減小而更加明顯，FO也會由於晶片性能要求的提升而被更多採用，保證了WLP市場的持續穩定增長。預計全球WLP的市場規模將在2029年達到75.5億美元，2024年至2029年複合增長率為6.1%。芯粒多晶片整合封裝是先進封裝行業主要增長點轉變的最充分受益者。全球芯粒多晶片整合封裝的市場規模由2019年的24.9億美元增長至2024年的81.8億美元，複合增長率為26.9%，是增長最快的先進封裝技術。未來，受益於人工智慧、資料中心、雲端運算、自動駕駛等高性能運算的快速發展，以及高端消費電子的持續進步，芯粒多晶片整合封裝的市場規模仍將保持高速增長的態勢，預計將在2029年達到258.2億美元，2024年至2029年複合增長率為25.8%，高於FC、WLP等相對成熟的先進封裝技術。2、中國大陸先進封裝行業發展情況與全球市場相比，中國大陸先進封裝市場起步較晚，但是近年來呈現快速追趕的態勢。從市場格局看，與全球市場相同，FC是中國大陸市場規模最大的先進封裝技術，芯粒多晶片整合封裝是增長最快的先進封裝技術；從變動趨勢看，中國大陸先進封裝市場規模的增長態勢與全球市場相似，但是，一方面，中國大陸擁有全球最大且增速最快的積體電路消費市場，另一方面，在境外供應受限的情況下，中國大陸需要通過芯粒多晶片整合封裝技術方案持續發展高算力晶片，因此，中國大陸先進封裝市場規模的複合增長率高於全球先進封裝市場的總體水平，尤其是芯粒多晶片整合封裝等前沿封裝技術的市場規模將呈現高速增長的態勢。四、先進封裝主要下遊行業發展情況積體電路是資訊產業的基礎，涉及家用電器、消費電子、移動通訊、網路通訊、高性能運算、工業、汽車、醫療、航空航天等各類電子裝置領域，先進封裝技術在上述領域也得到廣泛的應用。其中，智慧型手機等移動終端和人工智慧、資料中心、雲端運算、自動駕駛等高性能運算是先進封裝最具代表性的下遊行業，也是先進封裝市場近年來增長及未來可持續發展的重要驅動因素，具體如下：1、高性能運算近年來，人工智慧、資料中心、自動駕駛等高性能運算產業在全球範圍內迎來歷史性的爆發式增長機遇，並正逐步成為先進封裝行業的關鍵增長點和盈利點。從算力規模看，全球算力規模從2019年的309.0EFlops增長至2024年的2,207.0EFlops，複合增長率為48.2%，預計全球算力規模將在2029年達到14,130.0EFlops，2024年至2029年複合增長率為45.0%。以輝達為例，其來自資料中心的營業收入由2020財年的30億美元快速增長至2025財年的1,152億美元，複合增長率高達108%。中國高度重視算力資源的投資和算力基礎設施的建設。根據浪潮資訊、清華大學全球產業研究院等發佈的全球計算力指數評估報告，中國算力指數長期位居全球第二，僅次於美國，尤其在計算能力和基礎設施方面具備顯著優勢。從算力規模看，中國大陸算力規模從2019年的90.0EFlops增長至2024年的725.3EFlops，複合增長率為51.8%。預計中國大陸算力產業將步入到高品質發展的新階段，算力規模將在2029年達到5,457.4EFlops，2024年至2029年複合增長率為49.7%。算力通常分為通用算力（基礎算力）、智能算力和超算算力。過去，CPU、GPU、AI晶片、FPGA等高算力晶片的性能提升主要依靠晶圓製造技術的進步，但是，隨著摩爾定律逼近極限，通過製程推進持續提升晶片性能的難度快速增加。從價值量上看，芯粒多晶片整合封裝及配套的測試環節也已進入高算力晶片製造產業的價值鏈高端，一定程度上重構了積體電路製造產業鏈的價值分佈。根據Morgan Stanley發佈的報告3，目前最主流的高算力晶片的成本結構中，CoWoS及配套測試環節的合計價值量已經接近先進製程晶片製造環節，具體如下：對於中國大陸，近年來境外出口管制日益聚焦於人工智慧等高性能運算產業，且管制的深度和廣度均逐步提升，現階段已經形成對中國人工智慧等高性能運算產業“斷供”“斷鏈”的嚴峻局面，具體如下：目前，業界已經認識到中國實現人工智慧等高性能運算產業鏈的自主可控具有緊迫性，國內多家高算力晶片設計企業快速成長。由於摩爾定律逼近極限，中國晶圓製造環節的技術進步也面臨上游產業的限制，因此，國內高算力晶片設計企業正在逐步探索使用芯粒多晶片整合封裝技術方案提升自身產品的性能，並均已推出相關的高算力晶片產品。此外，為保障供應鏈的安全和穩定，中國高算力晶片設計企業也會更多地傾向於使用本土供應商的製造產能。2、智慧型手機近年來，隨著智慧型手機功能的豐富、性能的提升，以及通訊制式的迭代，單台智慧型手機需要搭載更多數量和更多種類的晶片，各類晶片使用的主要封裝技術也出現更新和發展，是先進封裝行業的重要增長點。以智慧型手機必需的應用處理器、電源管理晶片、射頻晶片和儲存晶片為例，具體如下：從出貨量看，雖然受公共衛生事件、政治經濟不確定性和消費者需求下降等因素影響，2019年至2023年全球智慧型手機出貨量總體呈現下降趨勢，但是，對於單價大於600美元的高端智慧型手機，其出貨量總體呈現穩定增長的態勢。高端智慧型手機的功能更豐富、性能更優異、通訊制式更全面，需要搭載更多使用到先進封裝技術的晶片。此後，隨著廠商庫存的正常化，以及摺疊屏手機、AI手機的加速滲透，全球智慧型手機出貨量自2024年開始復甦並預計將保持增長態勢。對於高端智慧型手機，預計其出貨量將保持穩定增長。與全球市場相同，2019年至2023年中國大陸智慧型手機出貨量總體呈現下降趨勢，此後，中國大陸智慧型手機出貨量自2024年開始復甦並預計將保持增長態勢。中國大陸高端智慧型手機出貨量除2022年出現下降外，其餘年度均總體呈現穩定增長的趨勢。特別地，支援各種人工智慧大模型的AI手機和AIPC實現了高性能運算與移動終端兩大先進封裝重要下遊行業的融合，滲透率有望實現快速提升，根據台積電的預計，全球AI手機和AIPC的滲透率將於2027年均超過50%，具體如下：五、積體電路先進封測行業發展趨勢1、國產替代加速推進國內積體電路產業自給率低，進口額連續十年居首，國產替代空間巨大。受外部限制影響，產業自主可控需求迫切，推動包括先進封測在內的全產業鏈國產化處理程序加快。2、芯粒多晶片整合封裝成為關鍵增長點數字經濟發展推動高算力晶片需求增長，芯粒多晶片整合封裝（如2.5D/3D IC）成為突破摩爾定律限制的主流方案。國內企業積極採用該技術，以應對製造環節限制並把握市場機遇。3、先進封裝成為後摩爾時代主流隨著製程推進面臨瓶頸，先進封裝成為提升晶片性能與整合度的關鍵。預計全球及中國大陸先進封裝市場佔比將持續提升，分別於2029年達到50%和22.9%。4、先進封裝價值量持續提升先進封裝價值顯著高於傳統封裝，隨著應用市場向AI、資料中心、自動駕駛等高算力領域轉移，高端封裝技術需求增長，推動產業鏈價值分佈重構。5、產業鏈協同與一站式服務能力日益重要芯粒整合封裝要求晶片設計、製造與封測緊密協作，跨環節溝通與一站式服務能力成為保障產品性能與良率的關鍵，具備晶圓製造背景的封測企業更具競爭優勢。六、結尾綜上所述，先進封測行業正處在一個技術與市場雙輪驅動的黃金發展期。從現狀看，芯粒（Chiplet）整合、2.5D/3D封裝等高階技術已成為突破算力瓶頸的主流方案，推動全球市場格局加速演變，並重構著產業鏈的價值分配。展望未來，兩條主線將愈發清晰：一是技術本身的持續深化，從互連密度、散熱能力到異質整合效率，創新競賽遠未結束；二是產業鏈協同的深度整合，設計、製造與封測的界限趨於模糊，打造一站式解決方案的能力將成為企業的核心壁壘。機遇與挑戰並存。對於中國產業而言，這既是緊跟全球技術浪潮、切入高價值環節的戰略機遇，也是建構自主可控算力體系的嚴峻考驗。可以肯定的是，先進封測的技術革新之路將繼續延伸，成為支撐數字經濟邁向下一階段的堅實基石。 (材料匯)

分享一份Intel在2024年VLSI上的報告，聚焦異構整合技術，探討其歷史演變、當前以先進封裝為核心的落地應用，以及未來擴展所需的關鍵技術方向、挑戰與機遇，強調 HI 對計算和通訊領域持續進步的核心作用。報告主要內容總覽 HI 的核心價值HI歷史演進先進封裝作為HI載體的現狀HI未來的擴展與升級關鍵資訊摘錄1先進封裝載體報告列出 5 類關鍵先進封裝技術，包含具體參數、優勢與應用進展。FCBGA/FCLGA：凸點間距約 100μm，全球市場份額超 40%，支援 120×120mm 尺寸，2017 年起已量產。EMIB（嵌入式多晶片互連橋）：凸點間距從 55μm 逐步縮減至 36μm，支援 TSV 技術，提升互連密度。Foveros Direct：採用 Cu-Cu 直接鍵合，凸點間距≤25μm，功耗效率最優（約 0.05pJ/bit），2023 年起進入量產爬坡。玻璃核心基板封裝：凸點間距 < 10μm，支援大尺寸（6 倍以上掩模等效面積），助力 448G 速率與可插拔連接器。共封裝光學（Co-Packaged Optics）：整合波導的玻璃耦合方案，實現高良率、低成本，推動光互連落地。2 UCIe 的動機與價值報告明確，標準化晶片互連介面（UCIe）是HI未來規模化擴展的關鍵支撐，是建構開放生態的核心。通過開放的高速晶片間介面（UCIe），建構 “封裝上的平台”，實現不同工藝、不同廠商晶片粒的混合搭配，可打破掩模尺寸限制，使 SoC 可突破單晶片規模；縮短產品上市時間（支援晶片粒復用）；降低成本（減少 IP 移植、最佳化工藝選擇）；支援定製化解決方案，推動創新規模化。在性能方面，相比封裝外 SerDes，功耗降低至 1/20，I/O 性能提升 20 倍，適配 2D/2.5D/3D 先進封裝場景。其他主要頁面展示(銳芯聞)