英特爾重啟沉睡晶圓廠，ALL in 先進封裝英特爾重啟新墨西哥州閒置多年的晶圓廠，ALL in 先進封裝業務。陳立武：The Best Products Always Win該業務正爆發式增長，管理層寄予厚望，正攻堅Google、亞馬遜等巨頭合作並擴產，憑藉差異化技術與台積電競爭，試圖借AI風口在晶片市場突圍。一、沉睡晶圓廠，錨定先進封裝在新墨西哥州里奧蘭喬市，阿爾伯克基以北16英里處，坐落著英特爾一座佔地超200英畝的晶片工廠。該園區始建於20世紀80年代，部分廠區甚至建在一處草皮農場舊址之上。2007年，英特爾業務陷入低迷，其核心晶圓廠之一的9號晶圓廠（Fab 9）就此停產。員工回憶稱，當時廠區內甚至成了浣熊家族和一隻獾的棲息地。而到了2024年1月，這座閒置多年的晶圓廠重新啟動。英特爾為該工廠投入數十億美元資金，其中還包括從美國《晶片與科學法案》獲得的5億美元撥款。如今，9號晶圓廠與其相鄰的11X號晶圓廠，已成為英特爾一項悄然快速增長業務的關鍵基礎設施——先進晶片封裝。二、封裝業務爆發式增長，管理層寄予厚望晶片封裝，是將多個小晶片或更小元器件整合為一顆定製化晶片的工藝。過去半年間，英特爾頻頻釋放訊號：其隸屬於晶圓代工部門的先進封裝業務正迎來爆發式增長。這一佈局也讓英特爾與台積電正面交鋒，儘管後者在生產規模上遠超英特爾。但在AI驅動各類算力需求爆發、幾乎所有科技巨頭都著手自研定製晶片的時代，英特爾希望憑藉這一業務，在AI晶片市場分得更大份額。在今年1月的季度財報電話會議上，英特爾CEO陳立武（Lip-Bu Tan）表示，英特爾的封裝技術是其區別於競爭對手的“核心差異化優勢”。同一場會議中，首席財務官戴夫·津斯納稱，公司預計封裝業務收入將早於晶圓代工業務實現可觀收益。他還提到，過去12至18個月裡，自己已將封裝業務營收預期從數億美元上調至遠超10億美元。今年3月，津斯納在摩根士丹利科技、媒體與電信大會上進一步闡述，稱英特爾的封裝業務“諷刺的是，如今反倒成了晶圓代工業務中更具看點的部分”。他還補充道，公司即將敲定數筆年度營收達數十億美元等級的封裝業務訂單。三、英特爾封裝業務：利潤飆升近40%多方消息顯示，英特爾正與至少兩家大型客戶就先進封裝服務持續洽談：Google與亞馬遜。這兩家科技巨頭均自研晶片，但會將部分製造工序外包。對深陷困境、正試圖東山再起的英特爾而言，此類合作意義重大。在經歷多年發展停滯、錯失移動晶片市場後，英特爾正依靠美國政府資金推動轉型。Google發言人李·弗萊明拒絕置評，稱公司不會公開討論供應商合作關係；亞馬遜發言人多倫·阿倫森同樣不予回應。英特爾方面也表示，不會針對具體客戶發表評論。英特爾先進封裝業務的野心，很大程度上取決於能否拿下Google、亞馬遜這類科技巨頭的外部訂單。自2024年起，英特爾實質上已拆分為兩大類股：一是傳統的“產品事業部”，為PC廠商和資料中心設計並銷售高性價比CPU；二是頗具雄心的晶圓代工事業部，負責生產先進半導體。英特爾的晶圓代工計畫及其先進晶片系統的量產能力，一直是科技行業分析師與投資者密切關注的指標。過去數年，英特爾多次更換CEO，晶圓廠建設計畫也屢屢啟動又擱置。而津斯納在摩根士丹利大會上明確表示，如今他認為英特爾晶圓代工的封裝業務，有望實現與公司其他產品一致的40%毛利率。但這一目標依舊挑戰重重。“封裝業務並非簡單說‘我要每月生產10萬片晶圓’就能實現，”長期深耕晶片行業的蒂里亞斯研究公司創始人吉姆·麥格雷戈表示，這裡指的是晶片各工序的連續量產，“關鍵還是英特爾的封裝廠能否拿到訂單。如果看到其持續擴產，就說明訂單已經落地。”上月，馬來西亞總理安華·易卜拉欣在臉書發文透露，英特爾將擴建其早在1970年代就落地馬來西亞的晶片製造工廠。他表示，英特爾晶圓代工部門負責人納加·錢德拉塞卡蘭已“闡述了首期擴建計畫”，其中就包含先進封裝產能。安華的帖子譯文寫道：“我歡迎英特爾於今年晚些時候啟動該廠區營運的決定。”英特爾發言人約翰·希普希爾證實，公司正在檳城擴建額外的晶片封裝與測試產能，“以應對全球對英特爾晶圓代工封裝解決方案日益增長的需求”。四、封裝技術之爭：英特爾劍指差異化錢德拉塞卡蘭於2025年接手英特爾晶圓代工業務，在本次報導中獨家接受了《連線》雜誌採訪。他表示，“先進封裝”這一概念在十年前根本不存在。晶片始終需要對控制、儲存電能的電晶體與電容進行整合。長期以來，半導體行業的核心方向是微型化，即不斷縮小晶片上元器件的尺寸。2010年代後，全球對電腦性能需求持續攀升，晶片整合的處理器、高頻寬記憶體及各類連接元件愈發密集。最終，晶片廠商開始採用系統級封裝或堆疊封裝方案，通過多層元器件垂直堆疊，在同等面積內實現更強性能與更大容量。2D堆疊也逐步升級為3D堆疊。全球半導體龍頭台積電，先後推出CoWoS（晶圓上晶片基板封裝）與SoIC（整合晶片系統）等封裝技術，向客戶提供服務。簡單來說，台積電的核心優勢在於，不僅能承接晶片製造前段的晶圓生產，還能包攬後段的晶片封裝整合工序。彼時，英特爾已在晶片製造領域落後於台積電，但仍持續投入封裝技術研發。2017年，英特爾推出EMIB嵌入式多晶片互連橋接技術，其獨特之處在於大幅縮小了晶片封裝內元器件間的連接橋；2019年，又推出先進裸片堆疊技術Foveros；而其下一代封裝技術EMIB-T更是實現了重大突破。EMIB-T於去年5月正式發佈，可顯著提升晶片各元件間的電源效率與訊號完整性。一位熟知英特爾封裝業務的前員工向《連線》透露，英特爾的EMIB與EMIB-T技術，相比台積電方案更具“精細化”優勢。和多數晶片技術升級一樣，該技術旨在降低功耗、節省空間，並長期為客戶節約成本。英特爾表示，EMIB-T將於今年在晶圓廠正式量產。AI無疑是這一技術變革的核心推手。“AI的崛起，讓先進封裝真正走到了行業前沿，”錢德拉塞卡蘭表示，“在未來十年的AI革命中，晶片封裝的變革意義，甚至將超越晶片矽片本身。”英特爾已在新墨西哥州里奧蘭喬市籌備EMIB-T的大規模量產。該園區現有約2700名英特爾員工，較去年減少約200人——這是陳立武接任CEO後推行裁員的結果。廠區周邊是乾旱的沙漠，和多數科技基建擴建項目一樣，當地環保組織對英特爾的用水量與工廠廢氣排放表達了強烈擔憂。（英特爾稱里奧蘭喬廠區已實現水循環利用。）對非專業人士而言，9號晶圓廠內部參觀並無太多特別之處。由於空氣顆粒過濾方式不同，這裡的潔淨度略低於英特爾亞利桑那州的52號晶圓廠，但進入廠區仍需遵守標準潔淨室規範，穿戴全套密封無菌防護服。廠區內，髮絲般纖細的矽片被安裝、切割、研磨塑形。在廠區參觀過程中，任職英特爾31年的里奧蘭喬工廠經理凱蒂·普勞蒂強調，英特爾先進封裝的一大賣點是靈活服務：客戶可選擇英特爾承接任意工序，如同“在高速公路上自由上下”。 (芯榜+)

人們對大型語言模型（LLM）的熱情高漲，正推動著人工智慧規模資料中心的爆炸式增長。新建的資料中心和規劃中的資料中心似乎如雨後春筍般湧現。伴隨這種建設熱潮而來的是巨大的壓力，人們需要更高的計算能力、更低的單次推理能耗以及更高的機架級可靠性。能夠提供如此高性能的伺服器主機板依賴於GPU、AI加速器和CPU。這些裝置已經從單個單晶片發展成為採用先進封裝技術組裝的多晶片系統。如今，催生多晶片系統的壓力也正促使這些元件變得更大、更熱、更複雜。對於這些系統級封裝 (SiP) 而言，資料中心營運商所關心的性能特徵（頻寬、延遲、功耗和可靠性）越來越不是由晶片本身決定，而是由承載、互連和冷卻晶片的先進封裝技術決定。這種壓力迫使先進封裝技術拿出可信的路線圖，以支援更多的晶片、更高的速度，並持續控制熱問題和機械問題。岔路口隨著路線圖逐漸清晰，我們越來越清楚地認識到，通往更強大未來的道路並非只有一條。相反，我們正面臨一個岔路口，前方有幾條截然不同的分支。每條分支都有其自身的優勢和劣勢。每條分支都會影響系統劃分以及後續GPU、加速器和CPU的供應鏈。系統設計人員必須瞭解各種選擇，並在設計規劃初期就做出考慮封裝因素的決策。本文對比了目前湧現出的四個極具競爭力的發展方向：1、擴展 CoWoS。2、過渡到 CoPoS，它是 CoWoS 的面板級扇出演化版本。3、推出玻璃芯面板基板。4、採用晶片-晶圓-平台-PCB（CoWoP）技術，無需有機基板。我們不會尋找唯一的贏家，而是會研究每個選項可能適用的場景，以及設計團隊如何在生態系統發展過程中保持選擇的靈活性。CoWoS：已驗證，但仍有侷限性如今，採用HBM技術的多晶片AI加速器主要基於晶圓襯底上的晶片（CoWoS）工藝建構。矽中介層在300毫米晶圓上採用傳統的前端和後端工藝製造。該中介層提供高密度重分佈層（RDL），用於在邏輯晶片和多個HBM堆疊層之間建立數千個細間距連接，以及用於將電源和訊號傳輸至有機襯底的矽通孔（TSV）。流程很簡單：晶片被放置並鍵合到中介層晶圓上，晶圓被切割成大型矩形中介層，圓形邊緣的廢料區域被丟棄。然後，晶片-中介層元件被安裝在高性能有機基板上——通常基於味之素增厚膜（ABF）——該基板用作粗焊層，並提供連接到PCB的焊球：頂部的散熱片和冷卻裝置完成整個堆疊結構。這種架構自然而然地產生了三種互連方式：1、片上佈線速度極快且密度很高。2、矽中介層上的互連速度稍慢，密度也較低。3、有機基板和PCB中的布線速度相對較慢且稀疏。系統架構師需要權衡這些領域——在晶片之間劃分功能，並決定那些訊號留在晶片上、那些訊號穿過中介層或那些訊號穿過基板——以滿足頻寬、延遲和功耗目標。CoWoS技術已投入生產多年，被認為是一項成熟且低風險的技術。它是當今大多數旗艦級AI加速器和高端網路ASIC的基礎。然而，首要的限制因素是中介層尺寸。在主流的CoWoS-S方案中，中介層的尺寸受限於光罩的曝光面積。目前的產品支援最大可達光罩尺寸三倍的中介層，約為2700平方毫米。超過這個大約2700平方毫米的範圍，則需要更複雜的方案，例如CoWoS-L或CoWoS-R，這會增加工藝複雜性和成本。第二個限制因素是幾何形狀。我們需要從圓形晶圓上切割出大塊的矩形晶片。即使經過精心的晶片拼接，晶圓邊緣區域仍有相當一部分無法用作可用的中介層。實際上，只有大約三分之二的理論晶圓面積能夠轉化為大尺寸、高品質的中介層晶片。最終得到的這項技術功能卓越，但資本密集且產能有限。代工廠已投入巨資提高CoWoS的產量，但人工智慧加速器和其他多晶片系統的需求仍在不斷增長。對許多項目而言，問題不在於CoWoS在技術上是否適用，而在於它能否以合適的產量、可接受的成本和令人滿意的進度交付。CoPoS：另一條道路一種擬議的後續技術是晶片封裝在基板上的面板封裝（CoPoS），這是一種面板級扇出封裝技術。從概念上講，CoPoS 將 CoWoS 的理念擴展到矩形面板而非圓形晶圓。根據供應商和工藝的不同，目前路線圖上的面板尺寸範圍約為 300 × 300 毫米到 500 × 500 毫米。從系統角度來看，主要優勢在於面積利用率。大型矩形器件可以自然地平鋪在矩形面板上，其死區面積遠小於圓形晶圓。對於接近 CoWoS-S 極限的超大型 AI 封裝而言，這額外的可用面積可以直接轉化為每個載體上更多的封裝，以及每平方毫米“有效”中介層或扇出區域更低的成本。基於有機或玻璃載體的面板工藝已經實現了線間距在 3–5 µm 範圍內的重分佈層，並且研發工作正朝著更精細的幾何尺寸邁進。雖然這還不如最先進的矽中介層布線那樣激進，但如果精心選擇凸點間距和介面寬度，對於許多基於邏輯的 HBM 拓撲結構來說已經足夠了。權衡之處在於成熟度。CoPoS 需要新的工具、新的材料處理方法和新的良率學習。公開的路線圖和行業報告顯示，試點生產線預計將在本十年中期投入使用，而大規模生產則預計在本十年末期實現。這使得 CoPoS 成為一種中期選擇：對於需要大扇出面積且能夠將產品發佈窗口與該時間表相匹配的設計而言，它具有吸引力；但對於近期高風險的旗艦產品而言，它目前還無法直接替代。玻璃芯面板：基材升級與此同時，基板行業正在研發玻璃芯面板基板。與有機芯材相比，玻璃具有以下幾個吸引人的特性：1、優異的尺寸穩定性和較低的翹曲度，有助於大尺寸面板的對齊和產量。2、低介電損耗，對於多千兆位元和數十千兆位元鏈路意義重大。3、核心兩側可採用細間距 RDL，並可通過玻璃通孔 (TGV) 連接它們。裝置和材料供應商已公佈了玻璃基板的路線圖，其線寬/間距正逐步縮小至微米級，面板尺寸也與面板級扇出尺寸類似。實際上，玻璃芯材可以將類似中介層的布線密度引入基板本身。對於系統和晶片設計人員而言，玻璃材質開啟了多種應用場景：1、通過將更多布線轉移到玻璃芯中，減少或消除某些 2.5D 元件中對單獨的矽中介層的需求。2、在玻璃核心上結合面板級扇出，可以建構非常大的 AI 或網路封裝，而不會使 CoWoS-S 超出其舒適範圍。3、在封裝等級上為晶片、SerDes 或射頻功能啟用低損耗、高頻路徑。玻璃芯並非免費升級。它需要不同的成型工藝、處理和加固方式，以及新的檢測策略。現有的有機芯生產線已基本攤銷完畢，對許多產品而言仍具有吸引力。實際上，玻璃芯很可能首先出現在高端、頻寬需求最高的系統中，然後隨著產量增長和成本下降，逐步推廣到更廣泛的市場。CoWoP: Collapsing Package and Board在四種方案中，晶片封裝在晶圓上並置於平台PCB上（CoWoP）是最具顛覆性的。與將矽中介層或扇出元件安裝在有機封裝基板上不同，CoWoP 將整個結構直接連接到高密度印刷電路板上（圖3）。ABF或BT基板從堆疊結構中消失。為了實現這一點，PCB必須變得更像基板。這需要線寬/間距在15-20微米範圍內的超高密度互連（Ultra-HDI）板，需要多次層壓工藝，以及精心設計的材料來控制翹曲和熱膨脹係數（CTE）。這與目前主流的伺服器主機板相比還有很大的提升空間，但隨著PCB技術的進步，這並非遙不可及。如果CoWoP技術能夠在直接安裝到電路板上的大型中介層或扇出元件上實現穩定的良率，那麼它將帶來顯而易見的優勢：更少的層數、更少的組裝步驟，以及更短的從晶片到系統的路徑。此外，它還能將更多的價值和創新機會轉移到PCB製造商手中，從而有可能改變先進封裝供應鏈的結構。CoWoP的風險在於，它將多個極具挑戰性的問題——精細PCB製造、大尺寸電路板的平整度、大電流供電以及先進的檢測技術——壓縮到一個單一且高度整合的解決方案中。目前，它仍更接近概念和早期演示階段，而非大規模生產階段。設計人員應將其視為一種長期選擇，而不是CoWoS或CoPoS的直接替代方案。選擇道路，沒有單一的贏家鑑於這些不同的選擇，人們很容易問那一種會“勝出”。但更現實的觀點是，這四種選擇將共存，各自服務於不同的市場領域：1、當必須最大限度地降低進度和技術風險時，CoWoS 仍然是旗艦級 AI 加速器和高端網路 ASIC 的默認選擇。2、當面板級流程在生產中得到驗證且產能到位時，CoPoS 對於超大型、高頻寬封裝就具有吸引力。3、玻璃芯面板可作為基板的升級途徑，在某些應用中可以補充或部分取代矽中介層。4、一旦超高密度互連PCB製造和檢測技術成熟，CoWoP最終可能會為批次系統提供一條簡化、經濟高效的途徑。大多數公司不會把所有賭注都押在單一業務上。相反，它們會進行業務多元化佈局：1、在面板級替代方案明確準備就緒之前，產品堆疊的頂端仍將使用 CoWoS。2、中端加速器和專用資料中心晶片更早地遷移到 CoPoS 或玻璃芯基板，在這些晶片中，封裝成本比絕對互連密度更為關鍵。3、一旦電路板生態系統能夠支援，邊緣人工智慧、消費電子和汽車產品就會探索類似 CoWoP 的流程，利用更簡單的組裝和更薄的堆疊。設計團隊實用指南隨著生態系統的演變，建築師和實體設計師可以通過一些務實的措施來減少未來的痛苦：介面設計應考慮封裝特性，但不要侷限於特定封裝：平面圖、凸點圖和介面間距的設計應同時支援基於中介層和面板級基板，而無需完全返工。避免僅適用於單一工藝的假設。儘早模擬多種堆疊方案：CoWoS、CoPoS、玻璃芯和CoWoP 各自都會改變熱路徑、機械性能和供電網路。對幾種候選堆疊方案進行系統級分析，可以在最終確定封裝方案之前，揭示那些方案可行以及真正的瓶頸可能在那裡。在整個供應鏈中建立並維護良好的關係：晶圓代工廠、OSAT廠商、基板製造商、面板製造商和PCB供應商的發展速度各不相同。產能獲取和早期資訊往往比產品路線圖上的品牌標識更為重要。廣泛的合作夥伴網路能夠讓設計團隊在技術和需求不斷變化時擁有更大的靈活性。先進封裝不再僅僅是後端細節，而是系統架構、成本結構和產品上市時間的核心組成部分。好消息是，我們的選擇越來越多，而不是越來越少。如果我們能在設計時充分考慮這些選擇，並保持路線圖的靈活性，那麼即將到來的岔路口將成為我們實現差異化的契機，而不是阻礙創新的瓶頸。 (半導體行業觀察)

過去談到英特爾，大家可能常說他們在製造方面落後，但其實在先進方面，英特爾在過去幾年已經取得了不錯的成績。我們將始終撥回到2025年9月，當時輝達CEO黃仁勳做了一件看似毫無道理的事——向英特爾承諾投資50億美元。在分析人士看來，這筆錢不是用於晶圓製造，也不是用於工藝技術，而是用於封裝。全球市值最高的半導體公司，其GPU幾乎為全球所有人工智慧資料中心提供動力，審視了英特爾（一家股價接近十年低點、代工部門每季度虧損數十億美元、晨星評級為“無護城河”的公司），並決定開出一張足以收購4%至5%股權的支票。後續，黃仁勳層告訴媒體，英特爾擁有“Foveros的多技術封裝能力，這在這裡確實至關重要”。人們的第一反應自然是困惑。英特爾？那家在製程節點上落後了十年的公司？那家連首席財務官自己都承認其代工廠客戶的承諾訂單量“微不足道”的公司？幾十年來，半導體行業衡量進步的唯一標準就是電晶體密度。更小的製程意味著更快、更便宜、更高效的晶片。企業的成敗取決於其縮小製程的能力。英特爾在這場競賽中領先了40年，但在2015年前後遭遇重挫，台積電趁機奪得了霸主地位。但就在大家關注製程節點競賽的時候，發生了這樣的事：晶片變得如此複雜，以至於沒有那個單一的製程節點能夠完美地滿足現代處理器的所有功能。CPU核心需要最快的電晶體來保證原始時脈頻率；GPU陣列需要高密度和高能效來應對平行工作負載；而I/O控製器、記憶體介面、安全引擎呢？它們幾乎無法從尖端電晶體中獲得任何提升，而且即便如此，它們的製造成本仍然高得驚人。在3nm製程下，設計一顆晶片的成本就超過5億美元。想像一下蓋房子。你可以用結構鋼來搭建整個房子的框架，包括壁櫥和花園小屋。或者，你也可以只在關鍵部位（承重牆）使用鋼材，其他地方則使用木材。效果一樣，成本卻低得多。這個比喻與基於晶片的設計非常契合：只將最先進（也最昂貴）的工藝節點用於那些真正需要的元件，而其他所有元件則使用更便宜、更成熟的工藝節點來製造。因此，問題不在於誰擁有最好的電晶體，而在於誰能最好地將來自多個來源的異質矽整合到一個可用的單一產品中。晶片是如何不再扁平的在深入瞭解英特爾的具體技術之前，你需要掌握三個概念。理解它們只需要大約九十秒，但它們將為你理解後續所有內容奠定基礎。概念一：芯粒芯粒（chiplet）顧名思義，就是一個功能單一的小型晶片，設計用於與其他封裝內的小型晶片連接。它不像傳統的單晶片設計那樣使用一塊巨大的矽晶片來處理所有功能，而是將設計拆分成多個功能模組，例如 CPU 模組、GPU 模組、I/O 模組和記憶體控製器模組。每個模組都可以採用最適合其功能的工藝節點進行製造，然後組裝在一起。概念二：2.5D和3D封裝芯粒之間需要相互通訊。在 2.5D 封裝中，芯粒並排排列在共享基板上，通過微型橋接器橫向連接。英特爾稱其版本為 EMIB。可以把它想像成建造相鄰的房屋，並用有頂走廊連接起來。在 3D 封裝中，芯粒垂直堆疊，彼此面對面。英特爾稱之為 Foveros。這就像在樓上建造公寓樓層，樓層之間有電梯井連接。連接更短、更密集、速度更快，但由於散熱空間減少，工程難度也更大。概念三：混合鍵合過去連接堆疊晶片的方法是使用稱為微凸點的微小焊球。想像一下，將一塊樂高積木的底部浸入焊錫中，然後將其壓到另一塊積木上。這種方法雖然可行，但在小尺寸下使用焊錫會造成混亂。混合鍵合技術則完全摒棄了焊錫。它將兩個晶片上的銅焊盤直接接觸，並通過表面化學反應和熱退火工藝進行鍵合。銅原子擴散穿過介面，形成一條連續的金屬路徑。英特爾的Foveros Direct技術實現了9微米間距（每平方毫米約12,000個連接），每位元功耗低於0.05皮焦耳。晶片內通訊的功耗約為每位元0.1皮焦耳。混合鍵合技術已經突破了一個臨界點，使得晶片間連接在實際應用中與單個晶片內部連接一樣高效。這將徹底改變晶片設計的計算方式。七年五代更新自 2018 年以來，英特爾的 Foveros 技術經歷了五代發展演變。每一代都解決了前代技術的特定侷限性，最終實現了互連密度提高 30 倍，能源效率提高 3 倍。最初的 Foveros （2020 年，Lakefield 公司）是概念驗證：50 微米焊料微凸點，每平方毫米約 400 個凸點，每位元功耗 0.15 皮焦耳。它將一個 10 奈米計算晶片面朝下鍵合到一個 22 層 I/O 晶片上。雖然功能正常，但這種通過晶片供電的方式會產生干擾，限制了間距的進一步縮小。Foveros Omni （2023 年，Meteor Lake 架構）通過全向互連 (ODI) 技術解決了這個問題，該技術通過圍繞基片的銅柱來供電。可以將其理解為增加了外部防火通道，使內部樓梯間僅供行人通行。這種解耦設計使得混合使用來自不同代工廠的晶片成為可能。晶片間距縮小至 36 微米，並正朝著 25 微米邁進。Foveros Direct （預計2026年上半年在Clearwater Forest工廠生產）實現了代際飛躍：採用銅對銅混合鍵合技術，間距為9微米，互連密度超過12,000個/平方毫米，功耗低於0.05皮焦/位元。第二代產品目標是在2027-2028年左右實現3微米間距（約111,000個/平方毫米）。英特爾聲稱，其流體自對準貼裝技術可將吞吐量提升10倍。兩種成本最佳化變體完善了產品組合：Foveros-R （更便宜的 RDL 中介層）和Foveros-B （RDL 加上局部矽橋），兩者的目標都是在 2027 年左右投產。Panther Lake 四個工藝、兩個工廠，一個封裝理論固然美好，但產品上市才是關鍵。英特爾酷睿Ultra系列3的Panther Lake處理器將於2025年底開始出貨，並於2026年1月全面上市。它將來自兩家代工廠四個不同製程節點的晶片整合到單個封裝中。為什麼要將GPU的生產分散到兩家代工廠？因為經濟因素迫使我們這樣做。台積電的N3E晶片在處理更大規模的平行工作負載時，能夠提供更高的密度和效率。據報導，Intel在大尺寸晶片的成本上不具備競爭力，但這種小型GPU晶片可以作為英特爾代工廠GPU製造經驗的學習平台。最終結果是：Panther Lake超過70%的晶片面積由英特爾自主研發，這與Lunar Lake和Arrow Lake的情況截然不同。這就是混合架構理念的現實化體現。每個功能都使用最佳節點，無論其開發者是誰。讓單晶片結構過時的數學假設每平方毫米晶片的缺陷率為0.1%，那麼100平方毫米的晶片良率約為90.5%。而400平方毫米的晶片良率僅為67%左右。在5奈米工藝下，對於800平方毫米的單晶片SoC而言，缺陷成本佔總製造成本的50%以上。Clearwater Forest 將這種邏輯發揮到了極致：12 個小型 Intel 18A 晶片（每個晶片 24 個核心）混合粘合到 3 個基礎晶片上，外加 2 個 I/O 晶片。總共 17 個芯粒，每個芯粒在組裝前都可以單獨測試。I/O模組在不同產品代際間可以沿用。Clearwater Forest沿用了Xeon的I/O模組。Panther Lake在同一平台上提供了不同的GPU配置。AMD通過MI300A和MI300X展示了這一點：在同一封裝平台上，用GPU晶片替換了CPU晶片。位於新墨西哥州里奧蘭喬的英特爾Fab 9工廠是美國唯一一家能夠大規模生產3D先進封裝晶片的高產能工廠。目前，在台積電亞利桑那州工廠製造的晶片必須運往台灣進行封裝。英特爾副總裁馬克·加德納證實，英特爾已“將採用台積電CoWoS技術的產品直接移植到我們的Foveros技術上，完全沒有進行任何設計更改。”良率、成本、速度、供應鏈韌性，每一項都有利於分散化。它們共同構築了一道結構性護城河。當 47個tiles匯聚成一個封裝Foveros負責垂直堆疊，EMIB負責橫向連接。單插槽即可實現超過5TB/s的記憶體頻寬和petaFLOPS級的AI性能。三位競爭者，各有優勢。台積電在產能方面佔據主導地位。CoWoS晶片預計在2025年底達到每分鐘8萬片的產能，目標是在2026年底達到每分鐘13萬片。輝達佔據了約60%的份額。SoIC混合鍵合技術自2022年開始出貨。產能領先優勢為3-4年。AMD 使用了台積電的產品組合，但也承擔了單一供應商的風險。V -Cache 的密度是 2D 晶片的 200 倍。MI300 是一款擁有 1530 億個電晶體的加速器。但 AMD 完全依賴於單一供應商。三星在部署方面落後。尚未推出商用3D混合鍵合邏輯晶片。目標是在2026年實現4微米以下的製程。代工廠市場份額僅為5.9%，而台積電則高達35.3%。封裝作為代工廠的入口。供需關係十分嚴峻。台積電的CoWoS項目已排滿至2026年。台積電亞利桑那工廠生產的晶片必須運往台灣進行封裝。英特爾則提供了另一種選擇：位於美國新墨西哥州Fab 9工廠的先進封裝技術（投資超過35億美元）。UCIe標準（由英特爾發起，擁有100多家支持者，UCIe 3.0的傳輸速率為64 GT/s）使晶片互連不再依賴於代工廠，從而真正實現了封裝即服務。市場規模：目前為 460 億美元，到 2030 年將達到 800 億美元。封裝已經從後台的附屬品變成了戰略武器。資本支出說明了一切。接下來的規劃Diamond Rapids 的目標是在 2026 年中後期推出：最多 192 個 Panther Cove P 核心，支援 PCIe 6.0、CXL 3，TDP 為 500-650W。直接競爭對手是 AMD EPYC Venice（Zen 6，台積電 2nm）。據報導， Nova Lake （2026 年下半年）的計算單元已在台積電 N2 晶片上完成流片。即使 18A 晶片日趨成熟，英特爾仍將繼續採用混合代工廠模式。2025 年 12 月的概念演示展示了一種尺寸超過光刻膠尺寸 12 倍的設計：Intel 14A 上有 16 個計算單元，18A-PT 上有 8 個基礎單元，24 個 HBM5 堆疊，面積接近 10,296 平方毫米。封裝，而不是光刻技術，決定了系統層面的可能性。總 結過去十年，市場對英特爾的評價一直侷限於單一視角：製程技術的執行力。而就這一指標而言，英特爾的表現並不盡如人意。10nm工藝的延誤、7nm工藝的挫折、以及失去蘋果公司，都印證了這一點。但這種說法假設製造優勢僅僅取決於電晶體密度。事實並非如此。至少現在不是了。2026 年的關鍵問題是：誰能從任何來源獲取矽，以近乎零性能損失的方式將其堆疊成三維結構，並在單個封裝中交付一個可用的系統？英特爾是地球上唯一一家能夠同時做到這一切的公司。台積電生產最好的電晶體，並在混合鍵合工藝量產方面領先，但它並不設計晶片。AMD設計的晶片非常出色，但完全依賴單一供應商。三星有發展晶圓代工的雄心，但目前還沒有商用的3D混合鍵合邏輯產品。輝達設計了世界上最重要的AI加速器，但在製造和封裝方面都必須依賴其他供應商。英特爾設計晶片，自主生產，擁有最廣泛的封裝產品組合，為外部代工廠封裝晶片，並營運著美國唯一的高產能3D封裝工廠。這種良性循環已經開始運轉：內部產品驗證了封裝技術的成熟度，成熟的產品吸引了外部客戶，每個客戶都分攤了研發成本，更優的經濟效益為下一代產品的研發提供了資金。秉持學術誠信，就必須以鋼鐵般的意志力來應對反對意見。以下就是一位聰明的對手會提出的論點。台積電的產能領先優勢是實實在在的。三到四年的混合鍵合產品出貨經驗意味著其良率學習能力、客戶信任度和供應鏈成熟度，而這些都是英特爾尚未獲得的。等到英特爾實現量產時，台積電可能已經領先兩代產品了。英特爾的執行記錄令人質疑。Clearwater Forest 項目從2025年推遲到2026年上半年。英特爾晶圓代工業務每季度虧損數十億美元。首席財務官承認外部業務量“微不足道”。晨星公司給予英特爾“無護城河”評級。良率複利是一把雙刃劍。單獨來看，小塊tile的優勢在數學上可能並不明顯，尤其是在組裝損失率較高的情況下。對英特爾而言，他們無需在封裝方面超越台積電，只需達到足夠好、供應充足且位於合適的國家即可。CoWoS 的瓶頸是結構性的，而非暫時的。而且，美國封裝所面臨的地緣政治壓力正在加劇，而非減弱。我們認為，有三件事值得關注：謬誤一：Clearwater Forest 的良率報告。如果英特爾在 2026 年下半年之前無法在 17 晶片架構上實現經濟可行的良率，那麼封裝護城河理論將受到實質性削弱。密切關注出貨量、平均售價趨勢以及 Diamond Rapids 的進度訊號。謬誤二：外部客戶數量。輝達的交易要到2027年底才能交付。如果英特爾在2026年底前無法宣佈至少兩項價值數十億美元的額外封裝協議，那麼這個論點進展太慢。CoWoS的限制窗口並非永久性的。謬誤三：台積電在亞利桑那州的封裝。如果台積電將先進封裝技術引入亞利桑那州，英特爾的地域優勢將大幅縮小。密切關注台積電的資本支出披露。客觀的結論是：英特爾打造了一款真正獨一無二的產品。Foveros Direct 近乎晶片級的性能、Panther Lake 久經考驗的混合晶圓代工架構、輝達的認證以及美國本土製造，都是實實在在的優勢。但資產並不等同於優勢。優勢需要多年而非幾個季度的持續執行才能獲得。英特爾擁有所需的工具，也擁有源源不斷的客戶，市場也迫切需要它的產品。然而，它尚未展現出那種將戰略地位轉化為競爭護城河的、枯燥乏味卻又無比卓越的營運能力。封裝已經準備就緒。問題是英特爾是否也準備好了。 (半島體行業觀察)

什麼是CoWoS？CoWoS是台積電獨創的一種先進封裝技術，全稱為 Chip-on-Wafer-on-Substrate（晶片-晶圓-基板）。簡單來說，它不是一種晶片製造技術（比如5奈米、3奈米），而是一種將不同晶片“組裝”在一起的高級方法。你可以把它想像成：傳統方法是把晶片像獨立的零件一樣焊在主機板上，而CoWoS則是在一個微型的“高科技托盤”上，把多個高性能晶片緊密地封裝在一起，形成一個功能強大的“超級晶片”。它屬於2.5D封裝技術。2D封裝傳統的，一個晶片封裝在一個基板上。3D封裝將多個晶片直接垂直堆疊起來（例如快閃記憶體晶片）。2.5D封裝 (CoWoS就是)將多個晶片水平放置在一個 közbenső層（Interposer）上，然後再整體封裝到基板上。這個 közbenső層是關鍵。CoWoS 的核心結構與工作原理CoWoS這個名字本身就揭示了它的三層結構：Chip (晶片)：頂層的核心部件。通常包括一個或多個邏輯晶片（如GPU、CPU、ASIC）和多個高頻寬記憶體（HBM，High-Bandwidth Memory）。例如，NVIDIA的H100 GPU就是將一個大的GPU邏輯晶片和幾顆HBM記憶體放在一起。Wafer (矽中介層 - Silicon Interposer)：這是CoWoS技術的靈魂。它是一塊非常薄的矽片，上面刻有極其精密的線路。它的作用像一個“超高速立交橋”，讓頂層的邏輯晶片和HBM記憶體之間可以進行超高密度、超高頻寬的資料交換。為什麼需要它？如果直接把GPU和HBM放在傳統的PCB基板上，它們之間的距離會很遠，線路也很粗，資料傳輸速度慢、延遲高、功耗大。而矽中介層上的線路間距可以做到微米級，比基板小幾個數量級，從而實現了極短、極快的連接。Substrate (基板)：最底層的載體。矽中介層的尺寸非常精密，無法直接銲接到電腦主機板上。基板的作用就是扮演一個“轉換器”，將中介層上微小的引腳（Micro-bumps）連接轉換成尺寸更大的焊球（BGA Balls），以便最終能安裝在普通的PCB電路板上。整個流程就像：將高性能的晶片（Chip），通過微小的焊點安裝在佈滿高速公路的矽中介層（Wafer）上，再將這個整體封裝到一個基板（Substrate）上，最終形成一個可以被使用的完整晶片產品。CoWoS 的主要優勢極高的頻寬和極低的延遲這是CoWoS最核心的價值。通過矽中介層，GPU等計算核心可以和HBM記憶體實現數TB/s的超高頻寬，這是AI訓練和推理所必需的，能有效解決“記憶體牆”問題。異構整合 (Heterogeneous Integration)CoWoS允許將不同工藝、不同功能、甚至不同廠商的晶片（Chiplets）整合在一個封裝內。例如，邏輯晶片可以用最先進的3nm工藝來追求性能，而I/O晶片可以用較成熟的工藝來控製成本。這打破了“所有功能必須整合在單一晶片上”的限制，延續了摩爾定律的精神。功耗更低因為晶片間的連接距離被縮短到微米級，訊號傳輸所需的能量大大減少，從而降低了整體功耗。尺寸更小相比於在主機板上分散佈置多個晶片，CoWoS將它們整合在一起，大大縮小了最終產品的尺寸和主機板面積。CoWoS 的技術演進和不同版本為了應對不同的成本和性能需求，台積電發展出了一個CoWoS家族：CoWoS-S (Silicon Interposer)：最經典、性能最高的版本，使用完整的矽中介層。NVIDIA的A100/H100/H200/B100等頂級AI晶片都採用這種技術。缺點是成本非常高昂，因為需要一大塊高精度的矽片。CoWoS-R (RDL Interposer)：這是一個更具成本效益的方案。它使用有機材料和重布線層（RDL, Re-Distribution Layer）來代替昂貴的矽中介層。性能略低於CoWoS-S，但成本優勢明顯，適用於對成本更敏感的應用。CoWoS-L (LSI & RDL Interposer)：這是最新的混合型方案。它結合了CoWoS-S和-R的優點，在一個有機基板中嵌入了多個小塊的本地矽橋（LSI, Local Silicon Interconnect）。這些矽橋只在需要超高密度互連的關鍵區域使用（例如連接邏輯晶片和HBM），其他區域則使用成本較低的RDL。這在性能和成本之間取得了很好的平衡，被認為是未來的一個重要方向。主要應用領域與市場影響AI 加速器 / 資料中心GPU這是CoWoS的“殺手級應用”。沒有CoWoS，就沒有今天NVIDIA A100/H100等AI算力霸主。AMD的Instinct系列AI加速器也同樣依賴此技術。高性能計算 (HPC)用於超級電腦和科學計算的處理器。高端網路晶片用於資料中心的高速交換機和路由器。高端FPGA可程式設計邏輯晶片也用它來整合HBM和高速收發器。由於AI需求的爆炸式增長，對CoWoS產能的需求也急劇飆升，導致台積電的CoWoS產能一度成為全球AI供應鏈最關鍵的瓶頸之一。台積電也為此投入巨資，在全球範圍內（尤其是在台灣）瘋狂擴建CoWoS封測廠。台積電的CoWoS技術是後摩爾定律時代，通過系統級創新延續晶片性能增長的關鍵使能者。它通過2.5D封裝的形式，實現了晶片間的超高頻寬互聯，完美滿足了AI、HPC等應用對海量資料搬運的需求。可以說，CoWoS不僅是台積電領先全球的護城河之一，更是整個AI產業發展的基石。 (葉檸風Mireille)

中芯先進封裝研究院揭牌：中國國產封測的協同破局之路1月29日，中芯國際先進封裝研究院在上海總部正式揭牌，上海市委常委、副市長陳傑與中芯國際董事長劉訓峰共同完成儀式，中國工信部、上海市政府相關負責人，以及清華大學、復旦大學的專家團隊悉數到場。這場高規格的活動，不是簡單的企業戰略發佈，而是中國先進封裝領域從分散研發走向協同攻堅的關鍵節點，也是中芯國際補齊產業生態、破解技術瓶頸的核心落子。劉訓峰在致詞中明確了研究院的核心方向：聚焦先進封裝前沿技術研發與行業共性難題攻關，聯動頂尖高校與產業鏈夥伴，搭建“政產學研用”一體化平台，最終建成中國領先、國際先進的技術研發與協同創新聯盟。這一定位，精準對準了中國先進封裝產業的核心短板。後摩爾時代，先進封裝已成為提升晶片算力、繞開製程限制的核心路徑，也是AI算力、資料中心等領域的關鍵支撐。中國封測產業雖有長電科技、通富微電等頭部企業實現部分先進工藝量產，但長期面臨研發資源分散、共性技術突破難、高端裝置與材料依賴進口等問題，單一企業難以獨立攻克混合鍵合、3D堆疊等核心工藝。中芯國際早在2014年便與長電科技合資成立中芯長電，佈局矽片級封裝業務，積累了產業落地基礎，此次成立研究院，是將單點佈局升級為體系化研發的必然選擇。研究院的核心價值，在於打破產學研之間的壁壘。清華大學、復旦大學在材料科學、微電子設計領域的研發積累，能為前沿技術探索提供理論支撐；中芯國際的晶圓製造與封測產業經驗，可快速將實驗室成果轉化為量產工藝；政府層面的政策與資源支援，能為技術攻堅提供穩定保障。三方協同的模式，能針對性解決熱管理、良率控制、EDA協同等行業共性難題，避免重複研發，提升技術突破效率。從產業格局來看，這一佈局也將強化中芯國際的全鏈條競爭力。晶圓製造與先進封裝的深度協同，能最佳化晶片設計、製造、封測的全流程適配，降低產業鏈溝通成本，同時為中國晶片設計企業提供更貼合需求的封測解決方案，推動中國國產晶片整體性能提升。先進封裝的技術突破非一日之功，國際頭部企業已形成成熟的技術與產能壁壘，中國產業仍需長期投入研發與人才儲備。但中芯國際此次牽頭搭建協同平台，為中國國產先進封裝指明了破局方向，也為上海乃至全國積體電路產業的高品質發展注入了實質動能，更契合國家科技自立自強的戰略需求。 (1 ic網)

隨著摩爾定律逼近物理極限，半導體行業的競爭焦點正從製程工藝轉向先進封裝技術這一新戰場。2025年全球半導體市場預計增長21%達到7934億美元，其中先進封裝市場規模已達460億美元，到2028年將突破794億美元。在這一黃金賽道上，台積電、英特爾、三星三大巨頭近期相繼亮出技術底牌——台積電的WMCM封裝技術劍指蘋果A20晶片，英特爾的玻璃基板突破傳統互聯規則，三星的HPB散熱技術重新定義移動SoC性能邊界。這場圍繞先進封裝的技術競賽，正深刻改變半導體產業的價值分配和競爭格局。台積電WMCM技術：開啟消費電子封裝革命台積電在先進封裝領域持續領跑，其最新突破WMCM（晶圓級多晶片模組）技術已進入量產倒計時。據產業鏈消息，台積電計畫在嘉義AP7工廠新建WMCM生產線，2026年底實現月產6萬片晶圓目標，2027年產能將翻倍至12萬片。這一技術將獨家適配蘋果iPhone 18搭載的A20系列晶片，配合2nm製程實現性能跨越。WMCM技術的核心創新在於採用重布線層替代傳統中介層，在CoWoS基礎上的終極演化。該架構將邏輯SoC與DRAM進行平面封裝，使記憶體與CPU、GPU、NPU整合於同一晶圓，訊號傳輸路徑顯著縮短。相比當前蘋果A系列晶片採用的InFo-PoP技術，WMCM在不顯著增加晶片面積的前提下，互連頻寬提升約40%，功耗降低25%，同時製造成本下降30%。技術優勢體現在三個維度：訊號傳輸路徑縮短使延遲降低35%，提升AI算力即時性；散熱性能最佳化支援更高頻率運行，峰值性能提升20%；整合度提高使晶片尺寸縮小15%，為電池等元件留出空間。這一突破推動先進封裝從資料中心向消費電子下沉，樹立"晶圓級封裝+先進製程"協同新標竿。產能佈局彰顯戰略野心。除WMCM外，台積電CoWoS產能持續擴張，月產能從2024年的3.5-4萬片提升至2025年的6.5-7.5萬片，2026年目標9-11萬片。通過InFO裝置升級和SoIC 3D堆疊技術迭代，台積電建構完整技術矩陣，目標2026年先進封裝業務營收佔比突破10%。英特爾玻璃基板：突破封裝材料邊界英特爾在2026年NEPCON日本電子展上展示的玻璃基板樣品，打破市場對其技術退場的疑慮。這款78mm×77mm超大尺寸樣品採用10-2-10堆疊架構（10層RDL+2層厚核心玻璃基板+10層堆疊層），45μm超微細凸點間距遠超傳統基板極限，代表封裝材料學的重大突破。玻璃基板的核心優勢源於材料特性。與傳統有機基板相比，玻璃具有更佳平整度、低介電損耗和尺寸穩定性，熱膨脹係數與矽片接近，有效解決高溫下基板翹曲導致的晶片接合不良。技術參數顯示，玻璃基板布線密度提升5倍，訊號完整性改善30%，功率傳輸效率提高25%。英特爾的"No SeWaRe"技術通過材料改性解決玻璃脆性難題，使產品可靠性達到汽車電子等級。應用定位明確指向高端市場。該技術專門服務AI加速器、多chiplet GPU等大算力晶片，支援晶片尺寸達2倍光罩大小，滿足萬卡叢集互聯需求。英特爾正推進熱膨脹係數匹配最佳化，目標將偏差控制在3-5ppm/℃，計畫2026-2030年逐步完成產品匯入。這一佈局確保英特爾在AI伺服器市場保持話語權，將先進封裝培育為晶圓代工外的新增長點。產能規劃與技術路線協同。英特爾在全球佈局多個封裝生產基地，美國新墨西哥州Fab 9支援EMIB和Foveros技術，馬來西亞Project Pelican項目聚焦Foveros和Co-EMIB產能。這種全球佈局既滿足地緣政治需求，又最佳化供應鏈效率。三星HPB技術：重新定義移動晶片散熱三星通過Heat Pass Block技術開闢差異化賽道，在Exynos 2600處理器中實現封裝級散熱突破。該技術核心是在SoC裸晶上方整合銅基導熱塊，與LPDDR DRAM記憶體協同放置，結合高k環氧模塑複合材料，形成專屬散熱通道。實測資料顯示，與傳統封裝相比，HPB技術使熱阻降低16%，晶片溫度下降30%，持續高性能輸出時間延長3倍。技術創新體現在架構重構。傳統設計中DRAM配置阻礙熱量匯出，成為散熱瓶頸。HPB技術通過三管齊下解決方案：縮減DRAM尺寸打通散熱路徑；加裝銅基導熱塊促進熱量釋放；應用新型EMC材料確保高效熱傳導。這種設計在處理器架構初始階段解決散熱問題，超越傳統的器件級散熱方式。技術挑戰與收益並存。雖然HPB帶來顯著散熱優勢，但增加封裝Z軸高度，對手機輕薄化設計構成挑戰。多材料結構引入熱膨脹差異，對製程控制和長期可靠性要求極高。初期良率挑戰使成本增加20%，僅適用於旗艦級SoC。然而，這些挑戰背後是巨大收益：晶片持續性能提升40%，為移動AI計算提供堅實基礎。戰略意義超越技術本身。HPB技術是三星重新爭奪高端手機市場的關鍵籌碼，結合2nm製程工藝，向蘋果、高通等客戶展示技術實力。這一突破反映移動SoC發展新階段——性能瓶頸從製程微縮轉向熱管理能力，封裝技術成為差異化競爭核心。2.5D/3D封裝：AI晶片的核心賦能技術2.5D/3D封裝作為先進封裝主流技術，正迎來爆發式增長。Yole Group資料顯示，AI資料中心處理器2.5D/3D封裝出貨量2023-2029年複合增長率達23%，成為增長最快細分市場。這一技術通過中介層實現晶片立體整合，突破平面封裝密度限制，完美適配AI晶片需求。台積電CoWoS技術引領市場。作為輝達H100、AMDMI300等旗艦AI晶片首選封裝方案，CoWoS產能持續吃緊。2025年月產能達6.5-7.5萬片，輝達獨佔63%份額，供需緊張預計持續至2026年。技術迭代不斷加速，CoWoS-L版本支援12顆HBM3e記憶體堆疊，頻寬提升至6.4TB/s。英特爾3D堆疊技術建構完整矩陣。通過EMIB、Foveros和Co-EMIB技術組合，英特爾實現從2.5D到3.5D全場景覆蓋。Foveros Direct版本實現10μm以下凸點間距，混合鍵合密度達每平方毫米10000個連接點。這一技術路線支援晶片分解設計，最佳化性能與成本平衡。三星SAINT技術體系凸視訊記憶體儲優勢。針對HBM與邏輯晶片協同封裝，三星推出SAINT-D技術，通過熱壓鍵合工藝實現12層HBM垂直堆疊，消除對矽中介層依賴。相比傳統2.5D封裝，性能提升30%，功耗降低25%，為AI訓練提供極致能效。面板級封裝：下一代技術競爭焦點三星SoP技術代表封裝尺寸的極限突破。採用415mm×510mm超大面板作為封裝載體，面積是傳統12英吋晶圓的4倍，支援240mm×240mm超大型晶片模組整合。這一技術省去PCB和矽中介層，通過精細銅RDL實現晶片直連，成本降低30%。技術優勢來自多重創新。面板級封裝減少材料浪費，利用率從晶圓的70%提升至85%；支援更寬鬆的布線規則，降低工藝難度；更大的散熱面積改善熱管理效能。三星憑藉顯示領域積累的FOPLP經驗，快速推進SoP商業化處理程序。應用前景聚焦AI晶片。SoP技術特別適合超大規模AI晶片封裝，如特斯拉Dojo系列訓練晶片。三星已獲得特斯拉165億美元AI晶片代工訂單，若SoP技術成熟，有望將封裝環節納入合作範圍，建構完整代工解決方案。競爭格局正在重塑。台積電SoW和英特爾EMIB聚焦晶圓級整合，三星SoP通過尺寸優勢實現錯位競爭。這種差異化路徑可能改變先進封裝市場格局，為後發者提供超越機會。光電合封：突破資料傳輸瓶頸CPO技術成為解決資料中心功耗瓶頸的關鍵。隨著AI叢集規模擴大，傳統可插拔光模組功耗佔比升至50%，CPO將光引擎與計算晶片共封裝，功耗降低40%，頻寬密度提升8倍。英特爾基於EMIB技術建構CPO架構，將XPU與光學I/O晶片通過矽橋互連，採用有源耦合工藝降低損耗。技術挑戰與突破並存。雷射器整合是最大難點，需要解決熱管理、波長穩定性和可靠性問題。Lightmatter等初創公司通過VLSP技術實現突破，支援16波長平行傳輸，單引擎頻寬達51.2Tbps。材料創新同步推進，矽光與磷化銦混合整合成為主流方案。標準化處理程序加速產業化。OIF、COBO等組織推動CPO標準制定，預計2027年實現規模化部署。雲服務商積極匯入，Google計畫2026年在自有資料中心部署CPO技術，預期降低總體擁有成本25%。材料創新：封裝技術的底層突破材料創新推動封裝技術代際演進。玻璃基板成為最新熱點，相比有機基板，玻璃具有更低介電損耗、更優尺寸穩定性和更高布線密度。英特爾展示的玻璃基板樣品實現45μm凸點間距，支援78mm×77mm超大尺寸封裝。先進材料持續湧現。Low-Dk介質材料降低訊號串擾30%，高導熱襯底提升散熱效率40%，底部填充材料增強機械可靠性。這些創新解決高密度整合帶來的訊號完整性和熱管理挑戰。供應鏈佈局加速。日本廠商在高端封裝材料領域領先，住友化學、信越化學等公司推出專用解決方案。材料成本佔比從15%升至25%，成為封裝價值重要組成部分。異構整合：Chiplet生態的基石異構整合成為後摩爾時代主流路徑。通過UCIe等開放標準，不同工藝、不同功能的Chiplet實現"即插即用"。AMD MI300X成功驗證這一路徑，在單一封裝內整合5nm計算晶片和6nm I/O晶片，性能提升3倍。設計方法學革新。EDA工具支援多晶片協同設計，實現性能、功耗和成本最優平衡。測試技術同步升級，邊界掃描和內建自測試解決多晶片測試挑戰。生態系統逐步完善。台積電3DFabric、英特爾EMIB、三星I-Cube等平台降低使用門檻。設計服務公司湧現，提供從架構到封裝的完整解決方案，推動Chiplet普及。熱管理：封裝級散熱新範式熱管理成為性能決定因素。三星HPB技術展示封裝級散熱潛力，通過材料、結構和工藝創新，實現熱阻降低16%。微流道冷卻、相變材料等新技術將熱管理能力提升至新高度。系統級解決方案成熟。從晶片到機櫃的全鏈路熱設計成為標配，液冷技術從資料中心向晶片級滲透。功耗密度超過100W/cm²的晶片需要創新冷卻方案，熱管理成本佔比升至15%。可靠性工程升級。熱循環測試、加速老化實驗驗證封裝壽命，故障預測和健康管理實現預測性維護。這些進步支撐晶片在苛刻環境下的穩定運行。市場格局：三足鼎立到多元競爭先進封裝市場呈現三強領跑格局。台積電憑藉CoWoS技術繫結輝達、AMD等頭部客戶，市佔率超50%；英特爾通過IDM 2.0戰略強化垂直整合，在高端市場佔據一席之地；三星依託儲存優勢差異化競爭，市佔率穩步提升。新興力量加入競爭。日月光、安靠等傳統封測廠加速技術升級，中國長電科技、通富微電等公司積極佈局。裝置供應商迎來機遇，應用材料、ASML推出專用裝置支援先進封裝產線建設。地緣政治影響供應鏈。美國晶片法案推動本土封裝產能建設，歐洲、日本同步加大投入。全球供應鏈呈現區域化趨勢，成本結構面臨重構。展望未來，先進封裝技術將繼續向更高整合度、更優能效、更低成本方向演進。隨著AI、HPC、自動駕駛等應用推動需求增長，掌握先進封裝技術的企業將在新一輪半導體競爭中佔據制高點。這場技術革命不僅改變晶片製造方式，更將重塑整個電子資訊產業的發展軌跡。 (騰訊自選股)

超越摩爾定律的晶片新世界：先進封裝More than Moore：-- “ from Words to Worlds”的晶片新世界你有沒有想過，我們日常使用的AI工具，比如能寫詩的ChatGPT，能畫圖的Midjourney，它們把我們的“想法”（Words）變成真實可見的“內容”（Worlds），到底需要什麼？答案是：超乎想像的算力！在過去的半個世紀裡，晶片工業只做一件事：把電晶體做得越來越小。這就像在一張無限大的紙上，把文字越寫越密，這就是著名的摩爾定律（Moore）。但現在，這張“紙”快寫滿了，筆尖也細無可細。我們的晶片，正在撞上一堵物理之牆。去年11月，我讀了李飛飛發表的文章《From Words to Worlds: Spatial Intelligence is AI’s Next Frontier》並分享了學習筆記。在李飛飛的長文中，將空間智能定義為 AI 的下一個前沿，然而單純依靠現有技術遠遠不夠。為了讓AI的“from Words to Worlds”之旅繼續下去，晶片工業必須找到新的出路。於是，一場從“平面鋪開”到“立體堆疊”的革命悄然發生。我們不再死磕“更小”，而是走向“更高”、“更密集”——這，就是超越摩爾定律（More than Moore）的時代。一、 物理學的牆：為什麼晶片“玩不動”了？AI就像一個永不滿足的“大胃王”，它吃的資料量和需要的計算力，正在把傳統晶片逼到崩潰邊緣。具體來說，晶片遇到了三堵“難關”：1.  “發燒牆”：晶片熱得快熔化了想像一下，在指甲蓋大小的面積上，擠著幾百億個微型“CPU”，它們同時全速運轉，產生的熱量密度比家裡的電熨斗還高！傳統的晶片基底（就像晶片的“底板”）導熱能力有限，根本來不及散熱。晶片一旦過熱，就會變慢甚至“罷工”。這嚴重限制了AI算力的進一步提升。2.  “堵車牆”：資料跑得太慢了晶片內部就像一座繁忙的城市，CPU是市中心，記憶體是郊區倉庫。傳統上，CPU取資料要跑很遠的路，就像城市交通經常“堵車”一樣。資料傳輸耗時又耗電，拖慢了整個AI計算的速度。3.  “原子牆”：小到不能再小了當電晶體小到奈米等級，已經接近原子的尺寸。電子不再老老實實地待在電路里，而是會像“幽靈”一樣隨意“穿牆而過”（專業術語叫“量子隧穿”）。這會導致電路不穩定，性能反而下降。所以，光靠“縮小”這條路，真的走到頭了。二、 結構學的解：給晶片“蓋摩天大樓”既然“平面鋪開”不行，那就“向天空要空間”！先進封裝，就是給晶片“蓋摩天大樓”。它不再是簡單地把晶片“包起來”，而是通過精巧的設計，把不同的晶片垂直堆疊、緊密連接起來。（配圖：“摩爾定律極限”的擁擠與過熱 Vs“超越摩爾定律”的先進封裝帶來的清涼與高效）從“平房”到“摩天大樓”：垂直堆疊的魔術我們把CPU（處理器）、GPU（圖形處理器）、HBM（高頻寬記憶體）這些原本平鋪的晶片，像樂高積木一樣一層層“蓋”起來。這靠的是什麼技術呢？矽通孔（TSV）：可以想像成在晶片之間打通無數根微型“電梯井”，讓資料可以直接“上上下下”，傳輸距離從幾釐米縮短到幾微米！混合鍵合（Hybrid Bonding）：這是一種超精密的“銲接”技術，能把不同晶片嚴絲合縫地粘在一起，讓它們工作起來就像一個整體。通過這種“垂直進化”，資料傳輸速度提升了百倍，功耗也大幅降低，完美解決了“堵車牆”的問題。從“水泥”到“特種鋼”：為“摩天大樓”選新材料傳統的晶片底板（矽中介層）就像普通水泥，扛不住AI計算的“高燒”。所以，我們正在尋找更耐熱、更穩定的“特種鋼”來做“地基”：碳化矽（SiC）：它的導熱能力是傳統矽的3倍多！就像給晶片穿上了一層“特種盔甲”，特別適合那些超級發燒的AI晶片，能把熱量迅速導走。玻璃基板（TGV）：別小看玻璃，這種特殊玻璃不僅平整度極高，絕緣性好，還能做得更薄，承載更多更密的電路。像英特爾（Intel）這樣的巨頭，就看好它成為下一代晶片的“超級底板”。三、 經濟學的帳：誰在為AI的“新世界”鋪路？在以前，封裝只是晶片製造流程中不起眼的“收尾工作”。但現在，它已成為AI晶片性能的關鍵。如果說在“More Moore”時代，光刻機是晶片行業的“皇冠”；那麼在“More than Moore”時代，先進封裝就是皇冠上那顆越來越閃耀的明珠。當一顆AI晶片近一半的性能提升和成本增量，都來自於先進封裝時，這個賽道自然成了兵家必爭之地。這正是中國半導體企業，在某些領域實現“彎道超車”的關鍵機遇！以下是A股在這個領域有硬實力的代表企業（僅為行業觀察，不構成投資建議）：1. 蓋樓的總包商：晶片封裝的“國家隊”長電科技 (600584)：國內晶片封裝龍頭老大，全球排名前三。他們掌握了XDFOI等最先進的2.5D/3D封裝技術，就像擁有了給晶片蓋“超級摩天大樓”的全套圖紙和施工能力。通富微電 (002156)：它跟AI晶片巨頭AMD深度合作。AMD的AI晶片賣得越好，通富微電的訂單就越多，就像繫結了一個“大客戶”，旱澇保收。2. 蓋樓的材料商：晶片“底板”的創新者深南電路 (002916) / 興森科技 (002436)：它們生產的ABF載板，是連接晶片和電路板的關鍵“底板”，就像摩天大樓的堅實地基。目前全球高端載板主要被日韓台壟斷，這兩家公司正在努力打破這種局面。沃格光電 (603773)：他們正在研究玻璃基板技術。如果說傳統的晶片底板是“普通磚頭”，那麼玻璃基板就可能是未來的“透明鋼材”，代表著行業最前沿的技術方向。3. 蓋樓的裝置商：晶片“連接”的“超級工匠”拓荊科技 (688072)：在晶片製造中，有一類裝置叫“薄膜沉積裝置”，是用來在晶片表面“刷油漆”的，非常精密。拓荊科技就是這個領域的專家，他們的裝置是實現晶片間“無縫連接”的關鍵工具。芯源微 (688037)：在晶片封裝中，需要把很多微小的“點點”連接起來。芯源微就是提供這種“點膠”和“顯影”裝置的，它們能把晶片之間的連接做得更精細、更可靠。 (晚笙筆記)

英特爾將其EMIB 互連解決方案與傳統的 2.5D 技術進行了比較，並展示了其在設計先進封裝晶片方面的優勢。英特爾的EMIB技術已被應用於多種晶片，其中大部分是英特爾自家的產品。他們已在Ponte Vecchio、Sapphire Rapids、Granite Rapids、Sierra Forest以及即將推出的Clearwater Forest系列產品中採用了這種互連解決方案。英特爾已經展示了其如何擴展其先進封裝能力，以生產下一代晶片，這些晶片既包括自主研發的，也包括為其代工廠客戶生產的。該公司重點展示了大規模封裝，這些封裝均採用了EMIB和其他幾項自主研發的封裝技術。所有這些晶片都將是專為資料中心設計的先進晶片解決方案，包含多個晶片組，所有晶片組均通過EMIB互連技術連接。競爭對手（例如台積電）的先進封裝技術基於2.5D和3D封裝。與EMIB等採用較小互連橋不同，台積電的2.5D封裝在晶片（晶片組）和封裝基板之間使用矽中介層。互連是通過一系列位於矽內部的導線實現的，這些導線被稱為TSV（矽通孔）。這些導線用於連接多個晶片。英特爾指出，2.5D封裝技術存在一些缺點。首先，它需要為僅用於連接導線的矽片支付額外費用；其次，晶片尺寸越大，封裝方案的成本就越高，因為TSV（矽通孔）的使用會增加設計複雜性並降低良率。這項技術在2.5D工藝所能達到的最大尺寸方面也存在一些限制。這導致晶片組合的靈活性不足，無法將各種計算和儲存晶片混合搭配使用。用EMIB技術，無需在晶片和封裝之間使用矽片。這些小型橋接結構嵌入基板內，可安裝在任何需要連接兩個晶片的位置。EMIB技術已經存在一段時間了，所以這並非什麼新鮮事，但這裡簡單回顧一下這項技術本身也無妨。EMIB主要有兩種變體，詳情如下：EMIB 2.5D嵌入式多晶片互連橋 2.5D。連接多個複雜晶片的高效、經濟的方法。2.5D 封裝，用於邏輯-邏輯和邏輯-高頻寬儲存器 (HBM)。EMIB-M 在橋式電路中採用 MIM 電容。EMIB-T 在橋式電路中增加了 TSV 封裝。封裝基板中嵌入矽橋，用於岸線到岸線的連接。EMIB-T 可以簡化其他封裝設計中的 IP 整合。簡化供應鏈和組裝流程。生產已驗證：自 2017 年以來，已採用英特爾和外部晶片進行大規模生產。EMIB 3.5D嵌入式多晶片互連橋 3.5D 和 Foveros 整合在一個封裝中。支援採用多種晶片的靈活異構系統。非常適合需要在單個封裝中組合多個 3D 堆疊的應用。英特爾資料中心 GPU Max 系列 SoC：採用 EMIB 3.5D 技術，打造英特爾迄今為止量產的最複雜異構晶片，擁有超過 1000 億個電晶體、47 個有源晶片單元和 5 個製程節點。因此，就優勢而言，英特爾的EMIB先進封裝解決方案不僅在晶片佈局方面提供了更大的靈活性，而且還支援二維和三維擴展，這是2.5D封裝方法無法實現的。英特爾列出的EMIB技術的三大關鍵優勢是：正常封裝良率範圍節約成本的機會設計簡單隨著英特爾加大對晶圓廠業務的投入，並希望其未來技術（例如14A晶片）獲得更多關注，先進的封裝解決方案將變得至關重要。其EMIB晶片的改進，例如“T”型封裝和Foveros封裝，吸引了眾多業內巨頭的關注，這加劇了晶片製造行業的競爭，而該行業此前一直由台積電主導。英特爾能否成功推出14A晶片，以及能否在美國本土開啟先進晶片生產的新時代，都取決於英特爾的決心。英特爾展示其新一代、可大規模擴展的封裝能力此前，英特爾展示了其封裝技術實力，推出了一款多晶片產品，該產品採用了18A/14A 節點晶片、Foveros 3D 和 EMIB-T 技術。這些技術將為高性能計算、人工智慧、資料中心等領域的下一代晶片樹立標準。英特爾的先進封裝解決方案也將加劇與台積電CoWoS解決方案的競爭，後者也推出了一款採用A16工藝節點、整合超過12個HBM4E晶片的9.5英吋光罩封裝解決方案（CoWoS-L）。以下是英特爾將用於打造下一代計算巨頭的一些主要技術：英特爾 14A-E：採用 RibbonFET 2 和 PowerDirect 的突破性邏輯。Intel 18A-PT：首款採用背面供電的晶片，提高了邏輯密度和電源可靠性。高性能頂層晶片：下一代性能，密度和每瓦性能均有所提高（英特爾 14A/14A-E 工藝節點）。Foveros Direct 3D：採用超細間距混合鍵合的精密 3D 堆疊。EMIB-T（嵌入式多晶片互連橋）：下一代 EMIB 增加了 TSV，以實現更高的頻寬和更大的晶片整合。HBM 協議支援：無縫支援最新和未來的 HBM 標準（HBM4/HBM5/HBM-Next）。>12倍光刻線可擴展性：架構能夠突破傳統光刻線的限制。在英特爾發佈的視訊中，該公司展示了兩種先進的封裝晶片解決方案。這些顯然是概念設計，但設計本身才是亮點所在。其中一款晶片配備了四個計算單元和 12 個 HBM 記憶體位點，而另一款則配備了 16 個計算單元和 24 個 HBM 記憶體位點。此外，LPDDR5X 控製器的數量也翻了一番，在更大的解決方案中甚至達到了 48 個。該晶片包含一個採用 18A-PT 工藝技術的計算基片。該基片內裝有 SRAM，與Clearwater Forest 的製造方式類似。Clearwater Forest 採用 18A 工藝節點製造，其三單元基片方案中整合了 576 MB 的 L3 快取。Clearwater Forest 的基片採用 Intel 3 工藝技術製造，因此我們可以預期 Intel 18A-PT 將進一步最佳化並增加未來晶片中 SRAM 的數量。基礎晶片之上是主計算晶片，其中可以包含人工智慧引擎、CPU或其他IP。這些晶片採用英特爾14A或14A-E工藝製造，並通過Foveros 3D封裝解決方案與基礎晶片連接，形成一個3D堆疊結構。多個晶片通過EMIB-T互連技術連接並與記憶體解決方案進一步互連。圖中所示的頂層晶片使用了24個HBM記憶體位點，這些位點可以是HBM3/HBM3E等現代HBM標準，也可以是HBM4/HBM4E或HBM5等未來標準。單個封裝最多可容納48個LPDDR5x控製器，從而顯著提升AI和資料中心工作負載的記憶體密度。英特爾還表示，他們制定了非常多元化的生態系統參與計畫，並直接與行業合作夥伴合作，以加快產品上市速度並增強供應鏈的韌性。此次先進封裝晶片展示顯然面向外部客戶，旨在讓他們瞭解英特爾的產品，尤其是14A工藝節點的優勢，因為該節點專為第三方客戶設計。英特爾此前已表示，18A工藝節點主要用於其內部產品，但14A工藝節點吸引了更多客戶的關注。憑藉此次展示的先進封裝解決方案，英特爾似乎已在晶圓代工領域佔據了一席之地。現在我們唯一需要關注的就是實際產品，以及那些產品和那些主要廠商將使用英特爾晶圓廠的確認資訊。雖然有一些零星的暗示，但目前還沒有定論。我們應該記住，英特爾在先進封裝領域一直處於領先地位。他們上一款晶片 Ponte Vecchio 從工程角度來看堪稱奇蹟，但由於良率問題導致的諸多延誤，這款產品最終並未取得太大成功，包括Falcon Shores在內的幾個英特爾項目也被取消了。該公司正憑藉Jaguar Shores和備受期待的Crescent Island GPU （用於人工智慧）強勢回歸，但與此同時，他們真正的考驗在於從第三方獲得訂單，因為該公司的 14A 技術至關重要。 (半導體行業觀察)