6張圖看懂行業之“先進封裝”周度更新 (小克的成長日記)

人工智慧（AI）晶片整合HBM儲存器架構，對先進封裝需求強勁，台積電正強攻新一代先進封裝技術CoPoS（Chip-on-Panel-on-Substrate）並加速建設生態系。但是，要超越當前CoWoS物理極限，玻璃核心基板能否加速量產良率，是重要關鍵。目前，供應鏈廠商正積極開發玻璃核心基板關鍵技術和CoPoS製程裝置。 什麼是CoPoS？ CoPoS（Chip-on-Panel-on-Substrate）是台積電正在研發的下一代先進封裝技術，是基於CoWoS 2.5D 封裝的“面板化”演進，其核心思路是“化圓為方”——將傳統封裝使用的圓形矽晶圓取代為面積更大的矩形面板，以提升產能、良率、降低成本並解決大尺寸AI晶片的封裝難題。 資料顯示，標準CoWoS晶圓尺寸約300毫米，而CoPoS面板最大可達750×620毫米（台積電此前披露還將推出310×310毫米及515×510毫米兩種面板級基材）。這不僅可容納更大的算力裸片（最多可提升5-8倍），更能提升基材與晶片利用率，使單位面積生產成本降低20%至30%。

摘要 2026年6月16日，台積電首度公開"CoWoS玻璃基板開發計畫"，聯手ABF載板大廠Ibiden與面板廠群創，驗證玻璃基板匯入下一代CoWoS先進封裝的可行性。該事件標誌著玻璃基板從實驗室研發跨入產業鏈聯合驗證階段，市場視作產業化元年的里程碑節點。 核心結論： 替代趨勢明朗：玻璃基板憑低CTE、奈米級平整度、低介電損耗等綜合性能，正加速替代傳統有機ABF樹脂基板，系AI大算力晶片先進封裝核心基材方向。

全球玻璃基板產業化正在持續推進。近期台積電正式發佈“CoWoS玻璃基板開發計畫”，聯合Ibiden和群創光電啟動玻璃基板工藝驗證，首次公開技術應用處理程序，標誌著行業從研發進入產業化驗證新階段。繼英特爾量產後，這進一步強化了玻璃基板作為下一代先進封裝核心載體的共識。機構預計玻璃基板2026年中試，進行小批次驗證，而到2027年將明顯加大資本開支。 當前封裝基板領域三代材料並存。BT載板技術成熟、成本低，用於中低端晶片，但耐熱與布線密度不足。ABF載板是主流先進封裝方案，支撐高端CPU、GPU與Chiplet，但尺寸增大會導致翹曲和訊號損耗。玻璃基板作為下一代方案，具有熱膨脹係數低、平整度高、訊號損耗低、互連密度高等優勢，更適合AI大晶片封裝，目前處於產業化驗證向小批次出貨過渡階段。 玻璃基板產業鏈價值主要集中在上游材料裝置與中游製造環節，第一期已覆蓋專業全製程製造、TGV雷射打孔、填孔電鍍裝置等核心環節。 本期補全產業鏈關鍵短板，分別從上游特種玻璃基材、PVD種子層鍍膜裝置、RDL直寫光刻裝置、中游面板級大尺寸路線四大維度，再精選4家核心。但需聲明：本內容依據公開資訊，僅對經營層面梳理，不構成任何建議。

摩根大通於2026年6月17日發佈半導體行業報告，核心聚焦全球晶圓廠裝置（WFE）市場、台積電先進製程與先進封裝競爭格局。報告大幅上調了2026-2028年全球WFE市場增速預測，將2026年增速從此前21%上調至28%，2027年從18%大幅上調至29%，並首次給出2028年16%的增速預測。 一、報告核心內容綜述 （一）製程技術競爭：台積電的絕對統治地位 摩根大通在報告中強調，台積電在2nm/3nm先進製程領域的技術與產能優勢短期內難以被任何競爭對手替代。

過去幾年，我幾乎每個月都會看到關於先進封裝的新突破：從Chiplet、HBM到CoWoS，從混合鍵合到玻璃基板，再到如今炙手可熱的矽光與共封裝光學（CPO）。如果說摩爾定律正在逐漸放緩，那麼先進封裝無疑已經成為推動半導體產業繼續向前的核心引擎。 最近，我認真研讀了這份報告，發現一個非常明顯的趨勢：AI正在重新定義整個半導體產業鏈。從玻璃芯基板量產、低溫混合鍵合、矽光互連，到NAND先進封裝、AI驅動EDA設計以及多電子束光刻技術，幾乎所有關鍵技術路線都在圍繞同一個目標展開——如何突破算力、頻寬、功耗與整合密度的極限。 這不僅是一場封裝技術的升級，更是一場圍繞AI基礎設施展開的系統性變革。未來的競爭不再只是電晶體之間的競爭，而是材料、封裝、光學、儲存、散熱以及系統整合能力的全面較量。 接下來，我將結合研究成果，帶大家一起梳理後摩爾時代最值得關注的技術方向，以及它們將如何塑造下一代AI晶片與資料中心的未來。

台積電先進封裝擴產進入兌現期，CoWoS供需缺口預計將從當前約20%縮小至2026年底的10%，並有望在2027年進一步改善。與此同時，下一代封裝技術CoPoS研發加速推進，輝達Feynman平台或率先採用，量產時間窗口指向2028至2029年。 台積電先進封裝產能持續擴張，AI芯片供應鏈瓶頸有望逐步緩解。 據媒體援引機構投資者觀點，隨着台積電及其合作伙伴積極擴建先進封裝產能，CoWoS供需缺口預計將從目前約20%大幅縮小至2026年底的約10%，並有望在2027年進一步改善。這一進展對依賴CoWoS封裝技術的AI加速器供應鏈具有直接影響。 與此同時，台積電正推進下一代封裝平台CoPoS（Chip-on-Panel-on-Substrate）的研發佈局，據悉輝達Feynman平台有望成爲首批採用該技術的客戶，量產時間窗口指向2028至2029年。

當電晶體微縮逼近物理極限，另一種延續算力增長的方式正在興起——把晶片從“平房”蓋成“高樓” 一、當“變小”這條路快走到頭了 過去半個世紀，晶片進步的核心邏輯只有一句話：把電晶體越做越小。從微米級到納米級，從 7nm 到 5nm 再到 3nm，同一個面積裡塞進更多電晶體，晶片就更強、更快、更省電。這就是“摩爾定律”的基本節奏。 但到了 3nm、2nm，這條路越來越難走了。我們在之前聊晶圓代工的文章裡講過，光刻機的“畫筆”已經細到了原子級，再往下縮小，量子隧穿效應開始讓電子“穿牆逃跑”，電晶體不再乖乖聽話。物理極限正在關上一扇門。