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海力士 HBM及DRAM系列研究：佈局先進封裝與整合技術，突破傳統瓶頸
分享幾份海力士過去幾年的優秀論文，這些論文聚焦高頻寬記憶體（HBM）及 DRAM 的先進封裝與整合技術，覆蓋 2.5D/3D SiP、堆疊工藝、熱管理、可靠性最佳化等核心方向，主要是為了面向 AI、HPC等對記憶體要求極高的場景，解決傳統封裝面臨的熱阻過高、堆疊密度不足、可靠性差的瓶頸。
報告列表
- HBM 技術演進、當前挑戰及未來方向
- MR-MUF工藝在 HBM 晶片到晶圓堆疊中的應用
- 2.5D SiP 整合 HBM 的結構表徵與可靠性驗證
- C2W混合鍵合技術在 HBM 中的應用
- W2W混合鍵合技術在商用 DRAM 中的應用
關鍵資訊摘錄
1 HBM技術演進、當前挑戰及未來方向
生成式 AI 等場景推動記憶體頻寬 / 容量需求激增，HBM從HBM1（2014）迭代至HBM3E（2024），面臨頻寬擴展、散熱、功率、堆疊密度四大挑戰，未來需通過介面擴展、工藝融合、架構創新突破性能瓶頸。
技術演進：HBM3E 頻寬 1.18TB/s、容量 36GB（12Hi），HBM4 計畫採用 2048 位介面（現有 1024 位）；
核心解決方案：MR-MUF 工藝（散熱提升 10%）、混合鍵合（減少堆疊高度）、邏輯工藝整合基片（功耗降低 50%）；
未來方向：近記憶體處理（Near-Memory Processing）、SERDES IP 整合、Si 橋接擴展 SiP 尺寸。
2 MR-MUF工藝應用
2.5D SiP 中 HBM 性能提升導致散熱問題加劇，傳統 TC-NCF（熱壓鍵合 + 非導電膜）工藝受限於鍵合壓力，無法增加金屬凸點數量，熱阻較高。
報告通過最佳化LMC 樹脂（選擇低翹曲的 LMC C）和 MUF 材料（77% 填充率、3μm 最大填充尺寸、最佳化 SRA 含量），調整晶片貼裝順序（從垂直改為平面），擴展無虛焊的晶片翹曲範圍至 ±30μm，採用面朝下模塑 + 蛇形塗膠圖案，消除間隙填充空洞（空洞率 0%），成功實現 8Hi HBM 堆疊，相較 TC-NCF 工藝，記憶體晶片最高結溫降低 14℃，封裝可靠性通過 JEDEC 全項測試。
3 2.5D SiP整合HBM的結構表徵與可靠性驗證
2.5D SiP 尺寸擴大（Si 中介層達 3X 掩範本）、HBM 數量增加（最多 8 顆），導致熱應力和機械應力劇增，傳統代理封裝無法復現真實失效場景。
報告研究發現，側模越寬，第一核心晶片應力越大（Product C 較 A 高 13%）；MR-MUF 工藝的頂 die 抗凹陷能力比 TC-NCF 高 60%；在 300℃+270N 的極端 TCB 工藝下，無焊橋和分層，通過 uHAST/TC/HTS 全可靠性測試。因此，MR-MUF 工藝的 HBM 在大尺寸 2.5D SiP 中具備優異的熱 / 機械應力抗性，可靠性滿足量產要求。
4 C2W混合鍵合技術
HBM 需更小凸點間距、更高堆疊密度和更低熱阻，傳統微焊點 + 聚合物底部填充結構無法滿足，且 C2W 堆疊易受顆粒污染和 Cu pad 氧化影響。
報告開發臨時鍵合 / 解鍵合材料，控制 Cu pad 氧化和凹陷（≤-4nm 易失效）；最佳化電漿體處理參數，延長 Q-time 至 24 小時無空洞；設計柔性凸面鍵合工具 + 一體化堆疊裝置，減少顆粒誘導空洞；採用低 CTE 環氧模塑料（EMC）緩解應力。HBI 技術使 HBM 熱阻降至傳統工藝的 20% 以下，堆疊高度減少 15%，電氣性能與傳統 HBM 一致，適合 16Hi 高堆疊 HBM。
5 W2W混合鍵合技術
摩爾定律逼近極限，3D IC 整合需求迫切，W2W 混合鍵合比 C2W 更易實現細間距互連，但此前未應用於商用 DRAM。
報告提出了一系列工藝最佳化，包括採用 SiCN 介質層、控制 CMP 平坦化（Cu 凹陷≤5nm）、避免高 Cu 密度區域空洞，以及調整鈍化退火步驟以恢復因額外熱過程導致的 DRAM 單元特性等熱預算控制，電氣驗證顯示菊花鏈結構良率 100%，電阻分佈均勻，晶圓良率與現有 DRAM 一致。報告認為W2W 混合鍵合可成功應用於商用 DRAM，為 3D DRAM/HBM 的高密度整合提供新路徑。
從海力士的系列研究中可見，其HBM 技術佈局以 MR-MUF（解決中短期散熱 / 可靠性）和混合鍵合（C2W/W2W，解決長期高密度 / 低功耗）為兩大核心工藝，從材料、裝置、結構多維度最佳化，避免技術分散。所有研究均緊扣 AI/HPC 的核心痛點 —— 頻寬、散熱、密度、功耗，不同於純理論研究，所有技術均通過 JEDEC 標準可靠性測試、良率驗證，且注重相容性，技術落地性強。
未來，高堆疊（16Hi+）帶來的薄 die 處理（≤30μm）、大尺寸 Si 中介層的良率成本、混合鍵合的顆粒污染控制仍是關鍵挑戰，近記憶體處理、SERDES IP 整合等架構創新，可能成為 HBM4 及後續代際的核心突破方向。 (銳芯聞)