被低估的先進封裝巨頭—英特爾
過去談到英特爾，大家可能常說他們在製造方面落後，但其實在先進方面，英特爾在過去幾年已經取得了不錯的成績。
我們將始終撥回到2025年9月，當時輝達CEO黃仁勳做了一件看似毫無道理的事——向英特爾承諾投資50億美元。在分析人士看來，這筆錢不是用於晶圓製造，也不是用於工藝技術，而是用於封裝。
全球市值最高的半導體公司，其GPU幾乎為全球所有人工智慧資料中心提供動力，審視了英特爾（一家股價接近十年低點、代工部門每季度虧損數十億美元、晨星評級為“無護城河”的公司），並決定開出一張足以收購4%至5%股權的支票。後續，黃仁勳層告訴媒體，英特爾擁有“Foveros的多技術封裝能力，這在這裡確實至關重要”。
人們的第一反應自然是困惑。英特爾？那家在製程節點上落後了十年的公司？那家連首席財務官自己都承認其代工廠客戶的承諾訂單量“微不足道”的公司？
幾十年來，半導體行業衡量進步的唯一標準就是電晶體密度。更小的製程意味著更快、更便宜、更高效的晶片。企業的成敗取決於其縮小製程的能力。英特爾在這場競賽中領先了40年，但在2015年前後遭遇重挫，台積電趁機奪得了霸主地位。
但就在大家關注製程節點競賽的時候，發生了這樣的事：晶片變得如此複雜，以至於沒有那個單一的製程節點能夠完美地滿足現代處理器的所有功能。CPU核心需要最快的電晶體來保證原始時脈頻率；GPU陣列需要高密度和高能效來應對平行工作負載；而I/O控製器、記憶體介面、安全引擎呢？它們幾乎無法從尖端電晶體中獲得任何提升，而且即便如此，它們的製造成本仍然高得驚人。在3nm製程下，設計一顆晶片的成本就超過5億美元。
想像一下蓋房子。你可以用結構鋼來搭建整個房子的框架，包括壁櫥和花園小屋。或者，你也可以只在關鍵部位（承重牆）使用鋼材，其他地方則使用木材。效果一樣，成本卻低得多。這個比喻與基於晶片的設計非常契合：只將最先進（也最昂貴）的工藝節點用於那些真正需要的元件，而其他所有元件則使用更便宜、更成熟的工藝節點來製造。
因此，問題不在於誰擁有最好的電晶體，而在於誰能最好地將來自多個來源的異質矽整合到一個可用的單一產品中。
晶片是如何不再扁平的
在深入瞭解英特爾的具體技術之前，你需要掌握三個概念。理解它們只需要大約九十秒，但它們將為你理解後續所有內容奠定基礎。
- 概念一：芯粒
芯粒（chiplet）顧名思義，就是一個功能單一的小型晶片，設計用於與其他封裝內的小型晶片連接。它不像傳統的單晶片設計那樣使用一塊巨大的矽晶片來處理所有功能，而是將設計拆分成多個功能模組，例如 CPU 模組、GPU 模組、I/O 模組和記憶體控製器模組。每個模組都可以採用最適合其功能的工藝節點進行製造，然後組裝在一起。
- 概念二：2.5D和3D封裝
芯粒之間需要相互通訊。在 2.5D 封裝中，芯粒並排排列在共享基板上，通過微型橋接器橫向連接。英特爾稱其版本為 EMIB。可以把它想像成建造相鄰的房屋，並用有頂走廊連接起來。在 3D 封裝中，芯粒垂直堆疊，彼此面對面。英特爾稱之為 Foveros。這就像在樓上建造公寓樓層，樓層之間有電梯井連接。連接更短、更密集、速度更快，但由於散熱空間減少，工程難度也更大。
- 概念三：混合鍵合
過去連接堆疊晶片的方法是使用稱為微凸點的微小焊球。想像一下，將一塊樂高積木的底部浸入焊錫中，然後將其壓到另一塊積木上。這種方法雖然可行，但在小尺寸下使用焊錫會造成混亂。混合鍵合技術則完全摒棄了焊錫。它將兩個晶片上的銅焊盤直接接觸，並通過表面化學反應和熱退火工藝進行鍵合。銅原子擴散穿過介面，形成一條連續的金屬路徑。
英特爾的Foveros Direct技術實現了9微米間距（每平方毫米約12,000個連接），每位元功耗低於0.05皮焦耳。晶片內通訊的功耗約為每位元0.1皮焦耳。混合鍵合技術已經突破了一個臨界點，使得晶片間連接在實際應用中與單個晶片內部連接一樣高效。
這將徹底改變晶片設計的計算方式。
七年五代更新
自 2018 年以來，英特爾的 Foveros 技術經歷了五代發展演變。每一代都解決了前代技術的特定侷限性，最終實現了互連密度提高 30 倍，能源效率提高 3 倍。
最初的 Foveros （2020 年，Lakefield 公司）是概念驗證：50 微米焊料微凸點，每平方毫米約 400 個凸點，每位元功耗 0.15 皮焦耳。它將一個 10 奈米計算晶片面朝下鍵合到一個 22 層 I/O 晶片上。雖然功能正常，但這種通過晶片供電的方式會產生干擾，限制了間距的進一步縮小。
Foveros Omni （2023 年，Meteor Lake 架構）通過全向互連 (ODI) 技術解決了這個問題，該技術通過圍繞基片的銅柱來供電。可以將其理解為增加了外部防火通道，使內部樓梯間僅供行人通行。這種解耦設計使得混合使用來自不同代工廠的晶片成為可能。晶片間距縮小至 36 微米，並正朝著 25 微米邁進。
Foveros Direct （預計2026年上半年在Clearwater Forest工廠生產）實現了代際飛躍：採用銅對銅混合鍵合技術，間距為9微米，互連密度超過12,000個/平方毫米，功耗低於0.05皮焦/位元。第二代產品目標是在2027-2028年左右實現3微米間距（約111,000個/平方毫米）。英特爾聲稱，其流體自對準貼裝技術可將吞吐量提升10倍。
兩種成本最佳化變體完善了產品組合：Foveros-R （更便宜的 RDL 中介層）和Foveros-B （RDL 加上局部矽橋），兩者的目標都是在 2027 年左右投產。
Panther Lake 四個工藝、兩個工廠，一個封裝
理論固然美好，但產品上市才是關鍵。英特爾酷睿Ultra系列3的Panther Lake處理器將於2025年底開始出貨，並於2026年1月全面上市。它將來自兩家代工廠四個不同製程節點的晶片整合到單個封裝中。
為什麼要將GPU的生產分散到兩家代工廠？因為經濟因素迫使我們這樣做。台積電的N3E晶片在處理更大規模的平行工作負載時，能夠提供更高的密度和效率。據報導，Intel在大尺寸晶片的成本上不具備競爭力，但這種小型GPU晶片可以作為英特爾代工廠GPU製造經驗的學習平台。最終結果是：Panther Lake超過70%的晶片面積由英特爾自主研發，這與Lunar Lake和Arrow Lake的情況截然不同。
這就是混合架構理念的現實化體現。每個功能都使用最佳節點，無論其開發者是誰。
讓單晶片結構過時的數學
假設每平方毫米晶片的缺陷率為0.1%，那麼100平方毫米的晶片良率約為90.5%。而400平方毫米的晶片良率僅為67%左右。在5奈米工藝下，對於800平方毫米的單晶片SoC而言，缺陷成本佔總製造成本的50%以上。
Clearwater Forest 將這種邏輯發揮到了極致：12 個小型 Intel 18A 晶片（每個晶片 24 個核心）混合粘合到 3 個基礎晶片上，外加 2 個 I/O 晶片。總共 17 個芯粒，每個芯粒在組裝前都可以單獨測試。
I/O模組在不同產品代際間可以沿用。Clearwater Forest沿用了Xeon的I/O模組。Panther Lake在同一平台上提供了不同的GPU配置。AMD通過MI300A和MI300X展示了這一點：在同一封裝平台上，用GPU晶片替換了CPU晶片。
位於新墨西哥州里奧蘭喬的英特爾Fab 9工廠是美國唯一一家能夠大規模生產3D先進封裝晶片的高產能工廠。目前，在台積電亞利桑那州工廠製造的晶片必須運往台灣進行封裝。英特爾副總裁馬克·加德納證實，英特爾已“將採用台積電CoWoS技術的產品直接移植到我們的Foveros技術上，完全沒有進行任何設計更改。”
良率、成本、速度、供應鏈韌性，每一項都有利於分散化。它們共同構築了一道結構性護城河。
當 47個tiles匯聚成一個封裝
Foveros負責垂直堆疊，EMIB負責橫向連接。單插槽即可實現超過5TB/s的記憶體頻寬和petaFLOPS級的AI性能。
三位競爭者，各有優勢。
台積電在產能方面佔據主導地位。CoWoS晶片預計在2025年底達到每分鐘8萬片的產能，目標是在2026年底達到每分鐘13萬片。輝達佔據了約60%的份額。SoIC混合鍵合技術自2022年開始出貨。產能領先優勢為3-4年。
AMD 使用了台積電的產品組合，但也承擔了單一供應商的風險。V -Cache 的密度是 2D 晶片的 200 倍。MI300 是一款擁有 1530 億個電晶體的加速器。但 AMD 完全依賴於單一供應商。
三星在部署方面落後。尚未推出商用3D混合鍵合邏輯晶片。目標是在2026年實現4微米以下的製程。代工廠市場份額僅為5.9%，而台積電則高達35.3%。
封裝作為代工廠的入口。
供需關係十分嚴峻。台積電的CoWoS項目已排滿至2026年。台積電亞利桑那工廠生產的晶片必須運往台灣進行封裝。英特爾則提供了另一種選擇：位於美國新墨西哥州Fab 9工廠的先進封裝技術（投資超過35億美元）。UCIe標準（由英特爾發起，擁有100多家支持者，UCIe 3.0的傳輸速率為64 GT/s）使晶片互連不再依賴於代工廠，從而真正實現了封裝即服務。
市場規模：目前為 460 億美元，到 2030 年將達到 800 億美元。
封裝已經從後台的附屬品變成了戰略武器。資本支出說明了一切。
接下來的規劃
Diamond Rapids 的目標是在 2026 年中後期推出：最多 192 個 Panther Cove P 核心，支援 PCIe 6.0、CXL 3，TDP 為 500-650W。直接競爭對手是 AMD EPYC Venice（Zen 6，台積電 2nm）。
據報導， Nova Lake （2026 年下半年）的計算單元已在台積電 N2 晶片上完成流片。即使 18A 晶片日趨成熟，英特爾仍將繼續採用混合代工廠模式。
2025 年 12 月的概念演示展示了一種尺寸超過光刻膠尺寸 12 倍的設計：Intel 14A 上有 16 個計算單元，18A-PT 上有 8 個基礎單元，24 個 HBM5 堆疊，面積接近 10,296 平方毫米。封裝，而不是光刻技術，決定了系統層面的可能性。
總 結
過去十年，市場對英特爾的評價一直侷限於單一視角：製程技術的執行力。而就這一指標而言，英特爾的表現並不盡如人意。10nm工藝的延誤、7nm工藝的挫折、以及失去蘋果公司，都印證了這一點。
但這種說法假設製造優勢僅僅取決於電晶體密度。事實並非如此。至少現在不是了。2026 年的關鍵問題是：誰能從任何來源獲取矽，以近乎零性能損失的方式將其堆疊成三維結構，並在單個封裝中交付一個可用的系統？
英特爾是地球上唯一一家能夠同時做到這一切的公司。
台積電生產最好的電晶體，並在混合鍵合工藝量產方面領先，但它並不設計晶片。AMD設計的晶片非常出色，但完全依賴單一供應商。三星有發展晶圓代工的雄心，但目前還沒有商用的3D混合鍵合邏輯產品。輝達設計了世界上最重要的AI加速器，但在製造和封裝方面都必須依賴其他供應商。
英特爾設計晶片，自主生產，擁有最廣泛的封裝產品組合，為外部代工廠封裝晶片，並營運著美國唯一的高產能3D封裝工廠。這種良性循環已經開始運轉：內部產品驗證了封裝技術的成熟度，成熟的產品吸引了外部客戶，每個客戶都分攤了研發成本，更優的經濟效益為下一代產品的研發提供了資金。
秉持學術誠信，就必須以鋼鐵般的意志力來應對反對意見。以下就是一位聰明的對手會提出的論點。
台積電的產能領先優勢是實實在在的。三到四年的混合鍵合產品出貨經驗意味著其良率學習能力、客戶信任度和供應鏈成熟度，而這些都是英特爾尚未獲得的。等到英特爾實現量產時，台積電可能已經領先兩代產品了。
英特爾的執行記錄令人質疑。Clearwater Forest 項目從2025年推遲到2026年上半年。英特爾晶圓代工業務每季度虧損數十億美元。首席財務官承認外部業務量“微不足道”。晨星公司給予英特爾“無護城河”評級。
良率複利是一把雙刃劍。單獨來看，小塊tile的優勢在數學上可能並不明顯，尤其是在組裝損失率較高的情況下。
對英特爾而言，他們無需在封裝方面超越台積電，只需達到足夠好、供應充足且位於合適的國家即可。CoWoS 的瓶頸是結構性的，而非暫時的。而且，美國封裝所面臨的地緣政治壓力正在加劇，而非減弱。
我們認為，有三件事值得關注：
謬誤一：Clearwater Forest 的良率報告。如果英特爾在 2026 年下半年之前無法在 17 晶片架構上實現經濟可行的良率，那麼封裝護城河理論將受到實質性削弱。密切關注出貨量、平均售價趨勢以及 Diamond Rapids 的進度訊號。
謬誤二：外部客戶數量。輝達的交易要到2027年底才能交付。如果英特爾在2026年底前無法宣佈至少兩項價值數十億美元的額外封裝協議，那麼這個論點進展太慢。CoWoS的限制窗口並非永久性的。
謬誤三：台積電在亞利桑那州的封裝。如果台積電將先進封裝技術引入亞利桑那州，英特爾的地域優勢將大幅縮小。密切關注台積電的資本支出披露。
客觀的結論是：英特爾打造了一款真正獨一無二的產品。Foveros Direct 近乎晶片級的性能、Panther Lake 久經考驗的混合晶圓代工架構、輝達的認證以及美國本土製造，都是實實在在的優勢。
但資產並不等同於優勢。優勢需要多年而非幾個季度的持續執行才能獲得。英特爾擁有所需的工具，也擁有源源不斷的客戶，市場也迫切需要它的產品。然而，它尚未展現出那種將戰略地位轉化為競爭護城河的、枯燥乏味卻又無比卓越的營運能力。
封裝已經準備就緒。問題是英特爾是否也準備好了。 (半島體行業觀察)