最近圍繞“韜定律”的討論，又把市場注意力拉回到一個老問題，如果先進製程在光刻、裝置、成本、良率上都越來越難，半導體是不是只能靠 3D 堆疊、混合鍵合、chiplet 和系統工程繼續往前走？
這個問題當然重要，但如果只盯著封裝和堆疊，容易忽略另一個更底層的問題那就是電晶體本身再過十來年走將到傳統矽通道的極限。
華為韜定律裡被反覆提到的logic folding，和 IMEC 所說的 CMOS 2.0 有相似的方向—把原本攤在一個平面 SoC 裡的邏輯、儲存、電源、I/O 或不同類型邏輯層，在垂直方向重新分層、折疊、連接。
它不是傳統意義上兩個完整晶片簡單疊在一起，而是把晶片系統從“平面鋪開”推向“立體重構”。
本文主要探討真正電晶體層面的2D FET，最近火的韜定律以及更先進的IMEC CMOS 2.0隻是個引子或者說筆者科普2D FET蹭一下這個沒有直接關聯的熱度。
因為不管系統層面怎麼折疊，每一層裡面的電晶體仍然要繼續開關、繼續縮小、繼續降低漏電。2D FET 討論的正是這個最底層的問題，當傳統矽通道越來越難支撐短溝道控制時，能否用二維半導體材料作為新的通道材料。
2D FET 是用二維材料作為 FET 的通道材料，去替代傳統矽基半導體通道。這不是小修小補，而是對半導體產業底層材料體系的一次重大挑戰。
本文將進一步把FET 到底是什麼，為什麼會有短溝道效應，為什麼 FinFET、GAA 還不夠，以及為什麼IMEC的Roadmap會把 2D 材料當成為在2037年取代 CFET 之後的重要候選，如下圖。
先把“韜定律”放回正確位置：logicfolding 就是 CMOS 2.0 的市場化表達
最近“韜定律”被市場討論得很多，很多人把它理解成先進製程不夠之後，用 3D 堆疊、混合鍵合、chiplet 或類 SoIC 的方式繼續提升系統性能。甚至不斷拔高這技術跟全球3D堆疊不一樣等等。
華為韜定律確實抓住了一個真實趨勢，當平面微縮越來越難，產業會把越來越多的增長空間轉向垂直方向和系統重構。
如果要把他和先進製程主線接起來，韜定律對其核心logicloding邏輯折疊技術，正是IMEC的CMOS 2.0 的技術商業化，也是全球諸如台積電與英特爾在sub-um等級HB pitch正在進行的技術，沒有不同。
因為sub-um已經碰觸到晶片金屬互聯層的尺寸，這種細顆粒度並非以前粗顆粒度的chip間互連。這是行業每一家企業的方向，而不是華為找到了一個全所未有的新方法。
韜定律裡所謂 logic folding，直觀說就是把原本攤在一個平面上的邏輯功能，在垂直方向重新折疊、分層和連接。
它不是傳統意義上兩個完整晶片簡單疊在一起，而更接近 IMEC CMOS 2.0這樣的行業發展路線，把 SoC 拆成不同 functional tiers，讓高驅動邏輯、高密度邏輯、SRAM、電源、I/O 等功能層各自用最適合的工藝最佳化，再通過極細間距混合鍵合重新連成一個系統。
因此，韜定律與CMOS 2.0 可以放在一起，更能跟台積電3D SoIC以及英特爾Foveros是一樣的，不過麒麟9050是採用細顆粒度3D堆疊最早落地的一款晶片，從這個角度來說他是全球第一款，沒有任何問題。
所以本文借“韜定律”的熱度開場，也把 logicfolding 和全球的３D堆疊技術如 CMOS 2.0 的關係講清楚，他們正是細顆粒度，sub-um的HB pitchpitch下的行業必然方向，沒有區別。
但本文的主線是更為底層的前段電晶體技術，為什麼傳統矽通道越來越難支撐短溝道控制，為什麼 FinFET、GAA、CFET 之後，產業還要研究用二維半導體材料做通道的 2D FET。
FET 到底是什麼：先從一顆電晶體的開關講起
要理解2D FET，首先要理解 FET。FET 全稱 Field-Effect Transistor，場效應電晶體。它本質上就是一個用電場控制電流通斷的開關。
一顆最基本的FET 可以拆成四個關鍵部分：源極 source、漏極 drain、通道 channel、柵極 gate。
源極負責提供載子，載子可以是電子，也可以是空穴；漏極負責收集載子；中間的通道決定載子能不能順利通過；上方的柵極則像水龍頭閥門一樣，通過電壓控制通道是否打開。
當柵極電壓沒有達到閾值電壓時，理想狀態下通道不導電，電晶體處於關閉狀態；當柵極電壓超過閾值電壓後，柵極電場會改變通道材料的能帶分佈，讓通道變成可以傳導載子的狀態，電流便能從源極流向漏極。
這就是電晶體最樸素的邏輯，柵極控制通道，通道決定電流，電流對應0 和 1。
現代晶片裡上百億甚至上千億個電晶體，本質上都是由這樣的開關組成。
過去幾十年，半導體製程微縮最核心的事，就是把這個“水龍頭”越做越小、越做越密、越做越快。
電晶體變小以後，同樣面積裡能放更多電晶體，導線更短，電容更小，速度和能效也會提升。但問題是，電晶體不能無限縮小。
短溝道效應：為什麼傳統矽通道越來越難控制
先進製程最核心的問題之一，叫短溝道效應Short Channel Effect，簡稱 SCE。它的意思很直白，當通道長度不斷變短，源極和漏極離得太近，原本應該由柵極單獨控制的通道，會開始被源極、漏極一起影響。
換句話說，電晶體這個開關本來應該由柵極說了算：柵極給電壓，開；柵極不給電壓，關。
但當通道太短，漏極的電場會“伸手”影響通道，源極也會參與干擾，最後結果就是柵極對通道的控制力下降。
這就像一扇門本來應該由門鎖控制，但門越做越薄、門框越做越窄，旁邊的風壓和擠壓都能讓門自己晃動。
對電晶體來說，這種“不聽柵極指揮”的表現，就是漏電、閾值電壓漂移、DIBL、亞閾值漏電上升，以及可靠性下降。
1. DIBL：漏極開始幫柵極“開門”
DIBL 全稱 Drain-Induced Barrier Lowering，中文常譯作汲極感應勢壘降低。簡單說，就是漏極電壓會降低源極到通道之間的勢壘，讓載子在柵極還沒有真正打開通道之前，就更容易跑過去。
這會帶來兩個後果：第一，電晶體關不乾淨，漏電流增加；第二，不同電晶體之間的閾值電壓變得更難控制，電路穩定性下降。
2. 閾值電壓滾降：開關的標準不穩定了
閾值電壓就是電晶體從關到開的門檻。製程越先進，電晶體越小，如果短溝道效應變嚴重，這個門檻就會往下掉，或者在不同電晶體之間變得不一致。
從晶片設計角度看，這是非常麻煩的。因為數位電路依賴大量電晶體整齊劃一地工作，如果有的電晶體過早打開，有的電晶體開得慢，有的電晶體關不乾淨，晶片的功耗、速度和良率都會受到影響。
3. 亞閾值漏電：沒開也在偷偷耗電
亞閾值漏電可以理解為：電晶體理論上還沒有打開，但仍然有少量電流從源極流到漏極。
單顆電晶體的漏電看起來很小，但現代高端晶片裡有數百億顆電晶體，漏電疊加起來就是巨大的靜態功耗和散熱壓力。
這也是為什麼先進製程越往後走，功耗不再只是“動態開關功耗”的問題，而是包括漏電、熱密度、局部熱點、可靠性在內的綜合工程問題。
4. 熱載子注入：載子跑到不該去的地方
當源極和漏極之間的電場變強，載子會獲得較高能量，變成所謂熱載子。這些熱載子可能衝進柵氧化層或介面缺陷裡，長期下來會損傷器件，導致性能退化和可靠性問題。
早在1um、0.5um 也就是上千幾百nm的時代，短溝道效應就已經存在。只是那時工程上還能通過摻雜、柵氧厚度、輕摻雜漏極、應變通道、淺溝槽隔離等方法繼續解決。
但到了 FinFET、GAA 之後，問題已經不是靠傳統工程補丁就能輕鬆解決了。
從平面FET 到 FinFET、GAA、CFET：產業一直在加強柵極控制力
理解先進製程演進，最簡單的一條線就是，產業一直在想辦法讓柵極更好地包住通道、更強地控制通道。
早期平面FET 裡，通道像一條平鋪在晶圓表面的道路，柵極只從上方控制通道。隨著通道變短，單面控制越來越不夠。
於是 FinFET 出現了：把通道做成像魚鰭一樣豎起來，柵極從三面包住它。
FinFET 的意義不是“造型變酷”，而是柵極控制力增強。
它能更好壓制短溝道效應，也能在同等面積下提高驅動能力。因此從 16/14nm 開始，FinFET 成為先進邏輯製程的主流。
再往後，GAA nanosheet 出現。GAA 的全稱是 Gate-All-Around，意思是柵極從四周把通道包起來。
與 FinFET 的三面控制相比，GAA 更進一步，讓柵極對通道的控制更徹底。三星已經率先量產 GAA，台積電 N2 也會進入 nanosheet GAA 時代。
而CFET 則是更遠一步，把 nFET 和 pFET 從過去的並排放置，變成上下堆疊。最近吹捧韜定律的小作文，把後段的logicfolding邏輯堆疊技術硬去掛靠CEFT，屬實是比較扯的事。
CEFT這樣做的主要目的是節省面積，把邏輯標準單元進一步壓縮。CFET 不是簡單封裝意義上的堆疊，而是電晶體層級的垂直整合。
這張表的重點是，先進製程不是單純“把線寬越做越小”，而是在不斷改變電晶體結構。當結構改變還不夠時，就必須進一步換材料。2D FET 正是在這個背景下出現的。
為什麼2D FET 有意義：它不是更薄而已，而是“薄得剛剛好”
很多人第一次聽到2D FET 會覺得矛盾，既然通道太薄會帶來問題，為什麼還要用只有單層原子厚度的二維材料？
比如 MoS2 單層厚度只有大約 0.7nm，看起來不是更極端嗎？
關鍵在於，傳統矽通道變薄時，矽材料本身會出現表面懸掛鍵、介面缺陷、量子限制、載子散射等問題。它不是天然為“原子級厚度通道”準備的材料。
矽越薄，介面和缺陷對載子的影響越大，遷移率下降，電阻和功耗上升，器件一致性也會變差。
二維材料不同。2D 材料的原子在二維平面內已經把共價鍵用完，表面沒有大量懸掛鍵。
層與層之間主要靠凡德瓦力結合，而不是傳統三維晶體那種強共價鍵延伸。因此，二維材料即使薄到單層，表面仍然相對“乾淨”，不會像超薄矽那樣出現大量懸掛鍵問題。
這就是2D FET 的核心邏輯：不是因為它單純更薄，而是因為它在極薄厚度下仍然能保持相對理想的半導體性質。
1. 通道越短，通道厚度也必須越薄
要壓制短溝道效應，通道長度縮短時，通道厚度也必須跟著縮小。因為如果通道很短但很厚，漏極電場更容易穿透通道，柵極控制力會下降。
因此先進節點不是只縮短橫向長度，也要縮小垂直方向的通道厚度。到了GAA nanosheet 之後，通道已經變成非常薄的片狀結構。再往後，如果還想繼續縮短柵長、降低金屬間距、提高電晶體密度，通道材料本身就必須更適合原子級厚度。
2. 2D 材料沒有懸掛鍵，介面更乾淨
懸掛鍵可以理解為材料表面沒有配對完成的化學鍵。它們容易吸附電荷、形成陷阱、造成載子散射。對電晶體來說，這會降低遷移率、增加電阻、提高功耗，並影響閾值電壓穩定性。
二維材料的優勢在於，單層材料表面天然沒有大量懸掛鍵。因此，它在極薄通道下更有機會保持較好的電學性質。這一點是2D FET 被產業界和學術界高度重視的根本原因。
3. 原子級厚度有利於柵極控制
短溝道效應的本質是柵極控制力不足。2D 材料因為通道極薄，柵極電場更容易完全控制整個通道截面。換句話說，柵極不需要費很大勁去“管住”一個厚厚的矽體，而是在控制一層非常薄的原子平面。
這使得2D 材料在極短通道下，理論上能擁有更好的 electrostatics，也就是更好的靜電控制能力。這也是為什麼 2D FET 被認為可能在 CFET 之後接棒。
不是所有2D 材料都能做 FET：石墨烯很強，但不適合當邏輯開關
提到二維材料，很多人第一反應是石墨烯。
石墨烯在2004 年被發現後，引發了材料科學巨大熱潮。它的電子遷移率非常高，理論上傳子速度極快，聽起來很適合做高性能電晶體。
但石墨烯有一個致命問題，它沒有天然帶隙，或者說接近半金屬。對邏輯FET 來說，沒有帶隙就意味著很難真正關斷。一個關不乾淨的電晶體，那怕速度再快，也不適合作為數字邏輯開關。
這也是很多產業討論容易誤解的地方：高遷移率不等於適合邏輯電晶體。邏輯FET 首先要能開、能關、關得乾淨，然後才談速度、功耗和面積。
目前討論較多的是過渡金屬二硫屬化合物，也就是TMD 材料。MoS2 常被視為 nFET 的重要候選，WSe2 常被視為 pFET 的重要候選。原因在於它們具備半導體帶隙，而且在缺陷、摻雜傾向、載子類型上有一定匹配。
而台積電正是這方面研究的先驅之一更是領先者。
2D FET 真正難的不是概念，而是工程量產
如果只看物理概念，2D FET 非常優美，原子級薄通道、無懸掛鍵、良好靜電控制、適合短溝道。
但半導體產業從來不是“論文上能做”就等於“工廠裡能量產”。2D FET 要進入先進邏輯製程，至少要解決幾類工程難題。
1. 晶圓級材料生長：能不能長得足夠大、足夠均勻
實驗室可以在小面積樣品上做出漂亮的二維材料，但先進邏輯製程需要的是300mm 晶圓上的大面積均勻性。每一個區域的厚度、缺陷、晶粒邊界、應力、污染都要可控。
這就涉及到底是在其他襯底上先長好2D 材料再轉移，還是直接在晶圓上外延或沉積。轉移法材料質量可能較好，但工序複雜、污染和對準難；直接生長更適合量產整合，但缺陷和均勻性控制更難。
2. 接觸電阻：源漏金屬與 2D 通道之間不能卡住
電晶體不是只有通道好就行，源極、漏極和通道之間的接觸也極其關鍵。如果金屬與2D 半導體之間形成較高肖特基勢壘，載子通過介面時會遇到阻礙，接觸電阻上升，最終拖累整個器件。
適合MoS2 的金屬材料可能包括銅和鈦，適合 WSe2 的金屬材料可能包括鉑和鈀。這個方向的本質，是尋找更低的肖特基勢壘、更好的晶格匹配、更穩定的介面。
3. pFET 與 nFET 要同時好，不能只做好一半
CMOS 邏輯需要 nFET 和 pFET 同時工作。如果只有 n 型器件做得好，p 型器件性能差，或者兩者閾值、電流、可靠性差距過大，就很難構成高性能邏輯電路。
這也是2D FET 材料選擇複雜的原因。MoS2、WSe2 隻是目前討論較多的候選，並不是最終答案。隨著 AI 材料搜尋、第一性原理計算和實驗驗證推進，未來可能出現更合適的 2D 半導體組合。
4. 與 CMOS 工藝相容：不能破壞既有製造體系
先進製程不是單獨做一顆電晶體，而是在完整CMOS 工藝裡做數百億顆電晶體，再疊加互聯、金屬層、介電層、應力工程、良率控制和設計規則。2D 材料必須能進入這套體系。
這意味著熱預算、污染控制、蝕刻選擇性、沉積工藝、清洗工藝、缺陷檢測、可靠性測試都要重新評估。很多材料在實驗室性能很好，但一進CMOS 產線就可能因為污染、溫度或整合難度被淘汰。
從韜定律到CMOS 2.0：logic folding 是系統層面的“折起來”
把話題拉回韜定律。它之所以容易引發熱度，是因為它把大眾注意力拉到一個真實方向，平面微縮不夠了，晶片不能只在二維平面上想問題。
在這個意義上，韜定律裡的logicfolding 和全球都在發展的CMOS 2.0 完全一樣。
正如CMOS 2.0的表述同樣不是簡單把兩顆完整晶片上下疊起來，而是把原來攤在一個平面 SoC 裡的功能模組重新拆層，有的層做高驅動邏輯，有的層做高密度邏輯，有的層靠近 SRAM，有的層承擔電源或 I/O，再用極細間距混合鍵合把這些功能層重新連成一個系統。
韜定律裡的logic folding跟CMOS 2.0 的核心完全一致，不是傳統 chiplet 那種“幾顆大晶片拼在一起”，而是把異質性帶進 SoC 內部，不同功能層可以用不同工藝、不同器件、不同設計規則最佳化，然後通過 3D interconnect 重新組合。
IMEC 的表述中，邏輯部分甚至可以被拆成 high-drive logic layer 和 high-density logic layer，這個表述比韜定律的 logic folding 的更為積極。
因此，韜定律理解成CMOS 2.0 的市場化表達，它提醒讀者，先進製程後半場不只是線寬繼續縮小，而是晶片系統從“平面鋪開”走向“垂直分層”。
但這仍然不是 2D FET 的直接原因。logic folding / CMOS 2.0 解決的是系統怎麼立起來，2D FET 解決的是立起來之後每一層裡面的電晶體還能不能繼續縮。
混合鍵合為什麼重要：當垂直互聯接近金屬層尺度
如果韜定律只是一個口號，它沒有意義，真正讓它變得可討論的，是 hybrid bonding pitch 的持續縮小，我們可以看到華為利用logicfolding邏輯折疊技術進入了全球3D先進封裝的領先陣營。但這不代表他創造了任何新的底層技術。
傳統先進封裝裡的微凸塊連接，更多還是封裝層面的系統連接，而 CMOS 2.0 想要做 logic-to-logic、memory-to-logic tier stacking，就需要更接近片上金屬互聯尺度的垂直連接。
IMEC 與 EV Group 在 2026 年 ECTC 展示了 200nm Cu interconnect pad pitch 的 wafer-to-wafer hybrid bonding，並且在 300mm 晶圓上實現 100% die 的 Cu pad-to-pad post-bond overlay vector 低於 40nm。
這個結果之所以重要，是因為它把垂直互聯從“封裝引腳”進一步推向“電路層級連接”。
到了這個尺度，混合鍵合不再只是把兩個 die 接起來，而開始具備支撐更細粒度邏輯分層和儲存貼近邏輯的能力。
不過，200nm W2W hybrid bonding 代表的是極前沿研發方向，不等於所有商業晶片馬上進入這個水平；W2W 也天然要求上下晶圓設計、尺寸、良率和功能分區高度匹配，不像 D2W 那樣靈活。
因此它更適合用來說明 CMOS 2.0 的近中期方向，而不是直接拿來判斷某一顆具體晶片已經實現了什麼。而華為的韜定律以及logicfolding就是正在落地的CMOS 2.0，第一個產品將今年下半年推出的kirin 9050。
筆者在知識星球有大量的篇幅全面解說韜定律，包含他到底跟全球主流技術有啥不同，又那裡相同？
並且在知識星球，我們也依照華為公佈的所有資料，去設計規劃這顆9050，基本上已經有一個清晰的基本輪廓，它的性能到底是否能如華為所說，有興趣的歡迎加入知識星球。
把韜定律、logic folding、CMOS 2.0 講清楚之後，2D FET 的位置反而更清楚了，它不是 3D 堆疊技術，也不是混合鍵合技術，而是未來每一層邏輯電路里，電晶體本體繼續演進的一種可能。
換句話說，CMOS 2.0 和 logic folding 是把晶片“折起來”，2D FET 是讓被折起來的每一層電晶體還能繼續縮下去。
前者解決系統結構，後者解決器件物理。只有把這兩件事分層放在一起看，才能理解先進製程後半場真正的方向。
未來高端晶片很可能不是單一路線勝出，而是多條路線疊加，底層電晶體從FinFET 到 GAA、CFET、2D FET 繼續推進；SoC 內部通過 backside power、hybrid bonding、CMOS 2.0 和 logic folding 做分層重構；系統層面再通過 CoWoS、HBM、CPO、液冷和 rack-scale architecture 做整體最佳化。
所以，韜定律的價值在於提供一個熱點入口；CMOS 2.0 的價值在於提供一個嚴肅技術框架；而本文真正要科普的 2D FET，則是這個框架下最底層、最接近電晶體本體的一環。
2D FET 什麼時候可能上場：大機率在 CFET 之後
從產業路線看，2D FET 不會馬上替代 GAA。GAA nanosheet 本身才剛進入量產周期，接下來還會有多代最佳化。
CFET 也還處在更前沿的研發階段。2D FET 更可能是在 CFET 之後逐步出現，而不是 2nm、1.4nm 節點立刻成為主流。
IMEC 的路線圖大體也是這個邏輯，先從 FinFET 走向 GAA，再走向 CFET，然後在更遠節點引入 2D 材料通道，大概是2035年以後的事。
2D FET 可能在 A7 之後逐漸入場，到 A2 成為主流。這裡需要注意，A2 不是字面意義上的 2 埃，也不是說金屬間距真的只有 0.2nm。先進節點命名早已與真實物理尺寸脫鉤。
更準確地說，A2 這類未來節點對應的半金屬間距可能在 6~8nm 左右。這個尺度雖然聽起來極小，但仍然可以輕鬆容納幾十個 MoS2 分子共價鍵。
也就是說，2D FET 並不是科幻，而是當傳統矽通道無法繼續有效縮薄時，一個物理上說得通、產業上值得大舉投入的方向，而且幾乎是明確的未來技術路線。
AI 為什麼會反過來推動 2D FET
先進製程主要服務於高性能計算和AI 晶片，而這些 AI 晶片又會反過來用於半導體製程良率提升、新材料發現和器件模擬。
這在2D FET 上尤其明顯。二維材料種類極多，過去人類已知、篩選和實驗驗證的材料有限，但現在第一性原理計算、機器學習材料搜尋、高通量實驗正在改變這個過程。
AI 可以幫助篩選具備合適帶隙、遷移率、穩定性、接觸匹配和工藝相容性的 2D 材料。
這意味著，未來先進製程研發會越來越像“計算科學 + 材料科學 + 工藝工程”的結合。
不是只靠工程師在產線裡一點點試，而是先用計算力縮小材料搜尋範圍，再用實驗驗證，再進入工藝整合。AI 算力本身成為半導體繼續前進的基礎設施。
結語：別只看堆疊，真正的戰爭還在電晶體底層
韜定律的熱度有價值，因為它讓更多人意識到，半導體已經不是單純光刻機、線寬、節點數字的遊戲。
即便韜定律本身沒有任何有關定律的具體定義，但其核心logicfolding是有價值的CMOS 2.0落地應用，即便華為自創了韜定律不跟全球半導體行業一起用CMOS2.0這個名詞。
無論名字為何，是不是自創，是不是唯一技術，未來晶片進步一定來自多維度協同：先進封裝、3D 堆疊、chiplet、HBM、光互聯、散熱、電源、系統架構都會越來越重要。
但如果把視角拉回最底層，電晶體本身仍然是半導體產業的地基。
FinFET、GAA、CFET、2D FET 這條路線說明，more Moore 並沒有結束，只是從過去相對線性的尺寸縮小，變成了結構、材料、物理機制和製造工程的綜合競爭。
2D FET 的意義就在這裡，它不是一個孤立的新材料概念，而是先進邏輯製程為了繼續壓制短溝道效應、繼續提高柵極控制力、繼續維持性能功耗面積進步，而不得不認真考慮的下一代器件方向。
所以，如果說韜定律提醒我們“晶片不能只在平面上想問題”。
那麼 2D FET 則進一步提醒我們，未來先進製程的勝負，不只在封裝層面怎麼堆，也在電晶體內部那一層原子級通道到底用什麼材料、用什麼結構、用什麼物理機制繼續開關。
這才是先進製程真正困難、也真正值得長期關注的地方。 (梓豪談芯)