一張紙對折，紙上兩點的距離會隨之縮短。晶片也是如此——當平面微縮（x、y方向）走到物理極限，將設計折向Z軸，互連變短，延遲與功耗隨之下降。這便是「邏輯折疊」（LogicFolding）技術的起點。 如今，LogicFolding 被列為“韜定律”的實現路徑之一：讓7奈米工藝通過設計創新，獲得接近1.4奈米等級的系統能力。 作為全球最早一批研究LogicFolding的學者，IEEE Fellow、南加州大學教授Sung Kyu Lim受邀來到上海新江灣黃大年茶思屋，與我們分享：LogicFolding會給晶片設計帶來什麼？代價幾何？又依靠什麼完成這場“折疊”？ 以下為 Lim 教授本次分享的文字實錄——

7月31日，中國國家發展改革委召開7月份新聞發佈會。 有記者提問，今年政府工作報告提出要培育六大新興支柱產業，目前進展如何？7月10日的國常會研究部署了新興支柱產業培育有關工作，提出“要全鏈條推動新興支柱產業規模化發展”。應該如何理解“全鏈條”的內涵？ 國家發展改革委政策研究室主任、委新聞發言人蔣毅說，今年以來，國家發改委會同各部門各地方加快培育新興支柱產業，相關產業發展勢頭迅猛、創新步伐加快、支柱作用更加凸顯。 他說，以積體電路產業為例，積體電路關鍵核心技術攻關持續取得突破，首個由中國企業主導的積體電路技術路線“韜定律”發佈。

任正非：τ定律是華為可以選擇的唯一一條突圍道路！ 華為心聲社區 7 月 22 日轉發《人民日報》何庭波專訪，任正非親自撰寫代序《道可，道非，常道》，完整發表對韜（τ）定律的權威定調。 華為創始人任正非為這篇轉發文章作了名為《道可，道非，常道》的按語：“道可，道非，常道。τ定律是華為可以選擇的唯一一條突圍道路。其他廠家是有多條道路可選擇的。華為為了逃生、活著、活下去、活得好，數萬名員工6年來不斷迭代，走出了一條已經成熟的道路。不是為了去顛覆什麼，取代什麼，而是找到了可以選的一條路。我們與高級社團交流時選擇‘只闡述，不激辯’”。 (深科技)

華為更新了“韜定律”論文的V2版：《A time scaling theory for multi-layer electronic systems》（關於多層電子系統的時間縮放理論），整個論文可以概括為後摩爾定律時代華為對晶片性能的持續擴展的思考。 在摩爾定律框架之下，電晶體數量每24個月翻一倍，但這套框架在近幾年開始失準，而在華為身上還面臨著特殊的限制：先進EUV和高端DUV光刻機遭遇禁運。 華為半導體業務總裁何庭波。圖片經過AI處理 過去，為了延續摩爾定律的電晶體幾何微縮，“多重曝光”這種幾何微縮成為國產晶片突破7nm等先進工藝的關鍵手段。只是，多重曝光帶來了成本和良率問題，且這項技術也有極限，“韜定律”則是繞開這種技術方案的新路徑。

華為Mate90或搭載韜定律新麒麟晶片 知情人士:將於今年秋季發佈的華為Mate90系列，計畫搭載基於韜定律的新麒麟晶片。 《科創板日報》從知情人士處獲悉，將於今年秋季發佈的華為Mate90系列，計畫搭載基於韜定律的新麒麟晶片。華為於今年5月發表了指導半導體產業發展的新原則——韜(τ)定律，其目標是以系統性降低時間常數τ為核心，通過邏輯折疊等技術，持續壓縮晶片內部的訊號傳播時延，從而不斷提升電晶體密度，實現半導體與電子系統的持續演進。而將於2026年秋季面世的麒麟晶片，率先採用了邏輯折疊技術，性能大幅提升。 (深科技)

這幾天研究了一下“韜定律”V2版，華為的系統工程能力實在是強大，中國半導體產業還得靠華為引領。 1、5月份發佈的V1版本更多停留在理論框架層面，現在V2版本更像一本設計說明書，都是華為自己的成功實踐的參考案例。 2、V2版本增加了邏輯折疊、混合鍵合、統一匯流排、Hi-ONE光互連等關鍵技術的結構示意圖、工程參數和約束條件，試圖說明這些技術不僅是概念設計，而是具備量產可行性的工程方案。 3、華為的昇騰，鯤鵬，麒麟等晶片上是基於韜定律設計和流片的，這直接回應了業界很多公司和科研機構抨擊華為打嘴炮。因為業界靠論文騙取國家經費和擴大行銷宣傳的企業很多，干實事的企業很少。

OpenAI塌房？ 今天有很多媒體都在發下面這個新聞，只能說這些媒體簡直毫無下限。 我們講一下來龍去脈： 所謂“Scaling Law 被爆 bug”，並不是說大模型規模化路線被證偽了，而是早期 Scaling Law 在“算力應該怎麼分配”這個問題上，後來被認為存在明顯偏差。2020 年 OpenAI 的 Kaplan 論文證明了一個重要規律：在架構和資料分佈大體穩定的情況下，模型參數、訓練資料和計算量擴大之後，語言模型的 loss 會按相對可預測的方式下降。這個發現非常重要，因為它讓大模型訓練從經驗試錯進入了更可規劃的階段，也為後來持續擴大模型規模提供了理論支撐。

7 月 3 日華為何庭波正式發佈韜（τ）定律 V2 完整版論文，相比 V1 僅搭建理論框架，新版補齊麒麟 2026 量產實測資料、邏輯折疊標準化工藝參數、靈衢統一匯流排、Hi-ONE 近封裝光互連完整工程方案，同時給出 2026-2035 麒麟、昇騰十年迭代路線圖，正式確立以時間縮微替代幾何縮微的中國國產半導體升級路線。論文核心邏輯：傳統摩爾定律依靠縮小電晶體尺寸提升性能，而 τ 定律以訊號傳輸時延 τ 為核心最佳化目標，不靠 EUV 先進光刻，依託邏輯折疊 3D 堆疊、混合鍵合、統一高速匯流排、近封裝光互連四大支柱，在成熟製程下實現電晶體密度提升 55%、同等性能功耗下降 41%，覆蓋手機、AI 算力、車載全場景晶片迭代。整套技術路線自上而下重構產業價值分配，先進封裝、互連晶片、封裝材料、儲存、光通訊、EDA、散熱特氣全鏈條迎來長期擴容，下文緊扣論文原文技術指標、硬性工藝標準，分層拆解具備華為供應鏈驗證、業績可兌現的 A 股核心投資標的。 一、第一梯隊：先進封裝（邏輯折疊唯一物理載體，確定性最強） V2 論文明確 Logic Folding 邏輯折疊是整套 τ 定律的核心電路層創新，提出全新 “齒比（Gear Ratio）” 工藝標準，指出只有1.5μm 超細間距銅銅混合鍵合、0.5μm 以內對準精度、2.5D 矽中介層，才能實現單元級垂直折疊；傳統粗間距鍵合僅能做到宏塊分層，無法實現論文測算的 53.5% 電晶體密度提升、布線總長縮短 30%、時鐘偏移下降 25% 的性能收益。論文同時給出十年演進路徑：2026 年雙層邏輯折疊商用，2029 年三層有源層堆疊，2035 年四層以上堆疊普及，TSV 矽通孔、晶圓減薄、高密度 Bumping 將成為長期剛需工藝，整套邏輯折疊的落地完全依託先進封裝產線，是 τ 定律落地的物理根基。 盛合晶微（688597）論文通篇將 2.5D 矽中介層列為邏輯折疊底層必備載體，該公司是中國唯一大規模量產高密度矽中介層廠商，華為哈勃直接持股，適配論文 1.5μm 超細間距混合鍵合配套 Bumping 方案，麒麟 2026 雙層折疊晶片中段加工獨家供貨。隨著未來多層有源層堆疊迭代，中介層面積、布線密度要求持續抬升，公司產能持續爬坡，直接承接邏輯折疊帶來的增量訂單，業績彈性行業第一。