華為更新了“韜定律”論文的V2版：《A time scaling theory for multi-layer electronic systems》（關於多層電子系統的時間縮放理論），整個論文可以概括為後摩爾定律時代華為對晶片性能的持續擴展的思考。 在摩爾定律框架之下，電晶體數量每24個月翻一倍，但這套框架在近幾年開始失準，而在華為身上還面臨著特殊的限制：先進EUV和高端DUV光刻機遭遇禁運。 華為半導體業務總裁何庭波。圖片經過AI處理 過去，為了延續摩爾定律的電晶體幾何微縮，“多重曝光”這種幾何微縮成為國產晶片突破7nm等先進工藝的關鍵手段。只是，多重曝光帶來了成本和良率問題，且這項技術也有極限，“韜定律”則是繞開這種技術方案的新路徑。

華為Mate90或搭載韜定律新麒麟晶片 知情人士:將於今年秋季發佈的華為Mate90系列，計畫搭載基於韜定律的新麒麟晶片。 《科創板日報》從知情人士處獲悉，將於今年秋季發佈的華為Mate90系列，計畫搭載基於韜定律的新麒麟晶片。華為於今年5月發表了指導半導體產業發展的新原則——韜(τ)定律，其目標是以系統性降低時間常數τ為核心，通過邏輯折疊等技術，持續壓縮晶片內部的訊號傳播時延，從而不斷提升電晶體密度，實現半導體與電子系統的持續演進。而將於2026年秋季面世的麒麟晶片，率先採用了邏輯折疊技術，性能大幅提升。 (深科技)

這幾天研究了一下“韜定律”V2版，華為的系統工程能力實在是強大，中國半導體產業還得靠華為引領。 1、5月份發佈的V1版本更多停留在理論框架層面，現在V2版本更像一本設計說明書，都是華為自己的成功實踐的參考案例。 2、V2版本增加了邏輯折疊、混合鍵合、統一匯流排、Hi-ONE光互連等關鍵技術的結構示意圖、工程參數和約束條件，試圖說明這些技術不僅是概念設計，而是具備量產可行性的工程方案。 3、華為的昇騰，鯤鵬，麒麟等晶片上是基於韜定律設計和流片的，這直接回應了業界很多公司和科研機構抨擊華為打嘴炮。因為業界靠論文騙取國家經費和擴大行銷宣傳的企業很多，干實事的企業很少。

OpenAI塌房？ 今天有很多媒體都在發下面這個新聞，只能說這些媒體簡直毫無下限。 我們講一下來龍去脈： 所謂“Scaling Law 被爆 bug”，並不是說大模型規模化路線被證偽了，而是早期 Scaling Law 在“算力應該怎麼分配”這個問題上，後來被認為存在明顯偏差。2020 年 OpenAI 的 Kaplan 論文證明了一個重要規律：在架構和資料分佈大體穩定的情況下，模型參數、訓練資料和計算量擴大之後，語言模型的 loss 會按相對可預測的方式下降。這個發現非常重要，因為它讓大模型訓練從經驗試錯進入了更可規劃的階段，也為後來持續擴大模型規模提供了理論支撐。

7 月 3 日華為何庭波正式發佈韜（τ）定律 V2 完整版論文，相比 V1 僅搭建理論框架，新版補齊麒麟 2026 量產實測資料、邏輯折疊標準化工藝參數、靈衢統一匯流排、Hi-ONE 近封裝光互連完整工程方案，同時給出 2026-2035 麒麟、昇騰十年迭代路線圖，正式確立以時間縮微替代幾何縮微的中國國產半導體升級路線。論文核心邏輯：傳統摩爾定律依靠縮小電晶體尺寸提升性能，而 τ 定律以訊號傳輸時延 τ 為核心最佳化目標，不靠 EUV 先進光刻，依託邏輯折疊 3D 堆疊、混合鍵合、統一高速匯流排、近封裝光互連四大支柱，在成熟製程下實現電晶體密度提升 55%、同等性能功耗下降 41%，覆蓋手機、AI 算力、車載全場景晶片迭代。整套技術路線自上而下重構產業價值分配，先進封裝、互連晶片、封裝材料、儲存、光通訊、EDA、散熱特氣全鏈條迎來長期擴容，下文緊扣論文原文技術指標、硬性工藝標準，分層拆解具備華為供應鏈驗證、業績可兌現的 A 股核心投資標的。 一、第一梯隊：先進封裝（邏輯折疊唯一物理載體，確定性最強） V2 論文明確 Logic Folding 邏輯折疊是整套 τ 定律的核心電路層創新，提出全新 “齒比（Gear Ratio）” 工藝標準，指出只有1.5μm 超細間距銅銅混合鍵合、0.5μm 以內對準精度、2.5D 矽中介層，才能實現單元級垂直折疊；傳統粗間距鍵合僅能做到宏塊分層，無法實現論文測算的 53.5% 電晶體密度提升、布線總長縮短 30%、時鐘偏移下降 25% 的性能收益。論文同時給出十年演進路徑：2026 年雙層邏輯折疊商用，2029 年三層有源層堆疊，2035 年四層以上堆疊普及，TSV 矽通孔、晶圓減薄、高密度 Bumping 將成為長期剛需工藝，整套邏輯折疊的落地完全依託先進封裝產線，是 τ 定律落地的物理根基。 盛合晶微（688597）論文通篇將 2.5D 矽中介層列為邏輯折疊底層必備載體，該公司是中國唯一大規模量產高密度矽中介層廠商，華為哈勃直接持股，適配論文 1.5μm 超細間距混合鍵合配套 Bumping 方案，麒麟 2026 雙層折疊晶片中段加工獨家供貨。隨著未來多層有源層堆疊迭代，中介層面積、布線密度要求持續抬升，公司產能持續爬坡，直接承接邏輯折疊帶來的增量訂單，業績彈性行業第一。

根據中國科學院科技論文預發佈平台ChinaXiv最新公示論文，華為半導體負責人何庭波於7月3日發佈《面向多層級電子系統的時間縮微理論》（業內也稱“韜定律”）V2版本。 相比較5月25日發佈的V1版本，新版論文在原有理論框架基礎上，補充了大量工程落地細節、實測量化資料與產品演進路線，進一步完善了以時間常數τ為核心的後摩爾時代縮放理論體系。 在工程落地方面，V2版本深度闡釋核心技術LogicFolding的齒比（gearratio）概念，在混合鍵合間距接近頂層金屬布線尺寸時，3D設計空間從傳統的“宏塊級離散最佳化”轉向“單元級連續最佳化”，可實現全域最優的垂直邏輯劃分，突破了傳統3D堆疊僅能按功能塊分層的侷限。 V2版還新增量產實測資料表，明確給出Kirin2026與基準Kirin9030Pro的電壓、頻率、歸一化功耗、面積與功率密度參數。

華為半導體業務負責人何庭波於昨天正式發佈面向多層級電子系統的時間縮微理論，也就是業內俗稱的韜定律V2版本，其中披露了諸多核心細節。 相比較5月25日發佈的V1版本，新版內容在原有理論框架基礎上，補充了大量可直接落地的工程實操細節、實測量化資料與明確的產品演進路線，進一步完善了以時間常數τ為核心的後摩爾時代全新縮放理論體系，為國產晶片突破現有工藝限制劃出全新的技術路徑。 值得行業關注的是，V2版本專門新增了多代晶片的量產實測資料表，尚未正式公開的麒麟2026、2027、2028和2029一系列新一代處理器，它們的主頻、核心面積與功率密度等關鍵參數都有了非常直觀的量化展示，外界猜測了許久的麒麟晶片長期迭代路線圖，第一次通過半官方的公開資料形式浮出水面。 參照當下已經量產落地的參數來看，目前麒麟序列裡性能最強的消費級處理器是9030 Pro。

2026年7月4日，華為海思半導體業務負責人何庭波發佈了V2版的《多層電子系統的時間縮放理論》的論文正式在中國科學院科技論文預發佈平台上線。這篇論文在之前發佈的“韜定律”論文的基礎上進一步補充了更多的工程細節和實測資料。 這篇V2版“韜定律”論文指出，通過LogicFolding（邏輯折疊），華為新一代麒麟移動SoC在固定工藝節點下，實現了55%的電晶體密度提升，並在同等性能下將功耗降低了41%。 根據論文披露的資料顯示，與2025年的麒麟9030 Pro基線相比，麒麟2026採用了LogicFolding雙層邏輯折疊，使得電晶體密度從155 MTr/mm² 大幅提升至238 MTr/mm²，提升了約53.5%，而這一提升幅度以往需要三年的幾何微縮才能實現；麒麟2026在1.1V供電電壓下，主頻也提升了13%至3.1GHz；SRAM工作頻率也提升了超過40%；時鐘緩衝器數量減少了超過50%，時鐘偏移降低了25%，線長縮短了約30%。 以下為何庭波《多層電子系統的時間縮放理論》論文翻譯