過去二十年，中國半導體在製造、設計、半導體裝置等領域的技術上不斷追趕國際先進企業。但在話語權上，“7nm、5nm、2nm”這些代表“先進製程”的數字，都還是基於“摩爾定律”的語言和規則。
今年5月25日，華為在上海 IEEE ISCAS 會議上提出“韜（τ）定律”，便是在摩爾定律逼近物理極限，全行業都在嘗試新的方法提升晶片性能的時間節點上，倡導跳出“唯‘摩爾定律’論”的窠臼，用“時間常數 τ”替代“幾何尺寸”，重新定義什麼叫“先進”。
華為這次把論文遞交 IEEE ISCAS，不僅是匯報技術進展，更是遞交了一套新的評估標準，供各方評說。這是一場關於定義權的較量，也是一次遲早要來臨的行業規則變革，“韜（τ）定律”只是為這一切，率先開了個頭。
為何華為提出“韜（τ）定律”後，引起了國內外的集中熱議？因為這件事有兩點“合適”——時間點合適、提出者的身份合適。
首先是時間點，摩爾定律是一條越走越窄的路，這是當下的行業共識。
如今先進製程“X nm”的含義已經變得模糊，不再代表電晶體的實際柵極長度。並且跨過28nm 這個“黃金製程節點”後，摩爾定律中：“電晶體數量翻倍，晶片性能翻倍，單位電晶體成本下降一半”的表述也同樣失效。現狀是製程越先進，單位成本越高，性能提升的比例越小。
先進製程領域中的“摩爾定律”像是鳩摩智練的“龍象般若功”，不僅每一層都比上一次更難練、耗時更久，並且練出的“十龍十象”之力也趨近於虛詞。
所以在積體電路產業中，“摩爾定律”代表的“持續微縮電晶體柵極”的技術是產業的“右拳”——它重要，是行業的基石，但正在逼近極限。
而許多國際巨頭也都意識到了這點，開始鑽研各自“獨家”的“左拳”技術——工程最佳化，如通過 Chiplet、3D 堆疊先進封裝，來提升晶片性能、良率，並降低成本。台積電的 SoIC、英特爾的 Foveros、三星的 X-Cube 等都是此類技術。
華為提出“韜（τ）定律”，便是在晶片愈加複雜化、技術愈發綜合化的關口，為晶片性能補充一套更綜合的觀察指標。
τ 在物理學中是“時間常數”符號。落到晶片裡，τ 是訊號從一端走到另一端所花的時間；落到系統裡，τ 是資料在每一層之間流轉、等待、同步、計算的總和。從電晶體到電路，從晶片到資料中心，每一層都有自己的 τ。
“韜（τ）定律”的邏輯很樸素：把每一層的 τ 都壓短，最終依據晶片完成任務的總時間（τ）來衡量晶片性能。可以簡單理解為：摩爾定律量的是晶片的精度，韜定律量的則是晶片的速度。
上面說的是“韜（τ）定律”的提出時間點合適，那為何說提出者的身份也合適呢？
因為中國大陸相比其他國際巨頭，更早地遇到了摩爾定律的“瓶頸”
眾所周知，7nm 以下的先進製程，需要依靠 EUV 光刻機。對於技術和裝置受到限制的中國大陸來說，很早就在“摩爾定律”上體會到了被“卡脖子”的感受。
由於“右拳”被人為限制、封鎖，所以大陸的積體電路企業在“左拳”下了更深的功夫。
最具代表性的樣板，是長江儲存。
早年的NAND也走”平面縮微”的老路，靠工藝節點把單元做得更小、更密。但在光刻機等裝置受限的情況下，長江儲存採用 3D-NAND 技術——不再苛求向小微縮，而是向上堆疊，將一層樓的儲存單元，蓋成幾十層、幾百層的高樓。
長江儲存在2019年量產64層 3D NAND、2023年量產232層，躋身全球第二梯隊，月產能從不足2萬片爬到14萬片，全球NAND份額從不足1%上升到超12%。
去年，三星電子通過與長江儲存簽署專利許可協議，獲得其 3D NAND“混合鍵合”的專利許可，充分證明大陸企業在“左拳”上的技術已取得國際前列的認可。
而此次華為提出“韜（τ）定律”時，展示的“左拳”是“邏輯折疊”(LogicFolding)。它和 3D 堆疊的先進封裝聽起來相似，但其實是兩套思路。
3D 封裝是後道工藝。無論是台積電的 CoWoS、英特爾的 Foveros，都是把已經流片成型的幾顆獨立晶片在垂直方向上摞起來,通過矽通孔(TSV)互聯——這項工藝核心是讓晶片之間靠得更近。
邏輯折疊則是設計與前道工藝，作用對象包括了單顆 die 的內部——在畫圖紙時,就把原本鋪平的邏輯閘按訊號路徑切片重排,折到多個垂直堆疊的有源層中,層間用 1.5 微米間距的極短 TSV 直接打通——它的核心是縮簡訊號間的距離。
更要緊的差別在:3D 封裝必須和最先進製程深度繫結——台積電的 CoWoS 就是為 N2(2nm)量身配套,離了最先進製程,收益大打折扣。
邏輯折疊則不依賴這條捆綁。華為在不改現有製程節點的情況下，僅靠設計層的創新，就把麒麟 2026 關鍵訊號路徑的走線長度縮短了 50%–80%。這便是在"右拳長期被鎖"的處境下,經年累月打磨出的工程最佳化技術。
自立一套定律，光說不行，得有人服。
IEEE 不會因為在台上說得動聽就蓋章，業界也不會因為 PPT 漂亮就跟著換坐標系。新定律要立得住，得拿出切實的成績。
對於目前的成績，何庭波團隊自己講得很克制：麒麟 2026 上的邏輯折疊，只在關鍵路徑上選擇性應用，混合鍵合間距 1.5μm，TSV 著陸僅比頂層金屬向下推進一步。這份論文遞交的是方法論的“首發樣品”，不是一顆“全規模邏輯折疊”的成熟晶片。
這也是邏輯折疊真實的工程處境。
把它從“選擇性應用”做到“全規模量產”，前面還隔著幾座山：
首先是散熱。邏輯折疊把電路壓成多層有源層共存，單位面積發熱密度躍升 5–10 倍，手機這種被動散熱的場景，熱牆抵到 500W 就近極限；
其次是EDA工具的限制。傳統 EDA 是為 2D 平面布線設計的，3D 折疊需要的多層佈局布線、跨層時序收斂、跨層電源完整性分析，國內外都還在補課；
最後，這項工藝仍在良率爬坡階段。1.5μm 的混合鍵合間距已領先 TSMC SoIC 量產線，但全規模折疊要 3–4 層有源層共存，工藝良率還沒爬到經濟可量產那條線。
每一關都得靠 4–5 年的工程兌現，需要產業鏈上的許多企業通力協作。定律不是寫在論文裡就生效，是落在晶片裡才作數。
所以“韜（τ）定律”只是開了個頭，未來5-8年才是中國整個積體電路產業需要打一場硬仗的階段
回到開頭那個判斷——這是一場關於定義權的較量。
定義權從來不是那一家公司能獨自完成。摩爾定律之所以成為定律，不是因為戈登·摩爾在 1965 年畫了那條直線，是因為之後六十年，從英特爾到台積電，從 ASML 到應用材料，整個半導體產業鏈一起把那條曲線走了出來。它先是一條工程路徑，再是一種行業語言，最後才被叫做定律。
“韜（τ）定律”要走的這條路，摩爾定律走了六十年。後面的路還很長，但中國半導體已經第一次，開始嘗試把“先進”兩個字的定義權，握進自己手裡。 (芯謀研究)