英特爾公佈XBM內存專利，以UCIe序列互連和後端DRAM架構替代HBM矽中介層，瞄準降低封裝成本、提升帶寬與密度。不過，預計2030年後才有望商業化，短期難撼動SK海力士、三星主導的HBM生態。
英特爾正尋求以一種全新內存架構挑戰高帶寬內存（HBM）的主導地位，但商業化前景仍遙遙無期。
英特爾上周公佈的一項專利申請揭示了其"跨批次內存"（XBM）架構方案。該設計旨在繞開現有HBM對矽中介層（interposer）的依賴，通過後端工藝晶體管與序列UCIe互連取代傳統DRAM及其超寬介面，從而大幅壓縮封裝成本。
據Wccftech報導，XBM的商業化目標時間節點定在2030年之後，與英特爾聯合軟銀旗下SAIMEMORY共同開發的ZAM內存架構時間線一致。
HBM市場目前由韓國廠商主導，供應緊張與成本高企的雙重壓力正推動業界尋找替代方案。英特爾此次專利曝光，為這一競爭格局增添了新的變量，但分析人士指出，生態系統壁壘與平台相容性問題將是XBM走向市場的主要障礙。
XBM架構：以UCIe序列互連替代寬帶並行介面
根據專利內容，XBM架構的核心在於將DRAM模塊連接至運行速率為32 GT/s的UCIe I/O模塊，I/O信號通過基礎晶片（base die）進行路由。
每個XBM堆棧的單晶片容量介於0.5GB至5GB之間；每個子通道由12個數據模塊構成，8層XBM堆棧最多可容納96個數據模塊，16層堆棧則可達192個，通道運行頻率為2GHz。
在封裝形式上，XBM支援多種配置，包括封裝上內存（Memory-on-Package，MoP），可在更小的外形尺寸內實現更高帶寬與容量。這一靈活性被視為XBM相較於現有HBM方案的潛在優勢之一。
後端DRAM工藝：提升面積效率與TSV密度
XBM在工藝層面的關鍵創新在於採用1T1C（一晶體管一電容）後端DRAM結構。
據Wccftech報導，該方案將晶體管製造於後端金屬層（BEOL）而非前端矽基底，顯著提升了面積效率，從而為矽通孔（TSV）騰出更多空間，進而實現更高的內存密度與帶寬。
這一設計思路直接針對現有HBM的核心痛點。據集邦諮詢（TrendForce）援引全球經濟新聞的分析，傳統HBM在垂直堆疊DRAM晶片時需使用微凸塊工藝，製造成本較高；矽中介層則進一步增加了佈線複雜度與整體成本。XBM的架構設計正是為解決上述限制而提出。
SK海力士與三星的先發優勢難以撼動
儘管XBM在技術層面具備一定吸引力，但其對現有競爭格局的衝擊力仍受到質疑。
據全球經濟新聞指出，SK海力士與三星電子已在標準小晶片（chiplet）、UCIe及扇出封裝等降本技術上深耕數年，在成本優化方面積累了相當的先發優勢。
更關鍵的障礙在於生態系統層面。目前以輝達為核心的全球AI加速器生態已高度適配現有HBM架構及其寬帶並行介面，向替代內存架構的遷移面臨較高的平台相容性與軟件適配成本。這意味著，即便XBM在技術指標上具備競爭力，其大規模商業落地仍需跨越相當高的行業慣性門檻。
XBM的商業化時間窗口預計在2030年之後，這也意味著在可預見的未來，HBM仍將是AI晶片高帶寬內存需求的主流解決方案，英特爾此次專利更多代表一種技術方向的探索，而非對現有市場格局的即時衝擊。 (華爾街見聞)