英特爾公佈XBM內存專利，以UCIe序列互連和後端DRAM架構替代HBM矽中介層，瞄準降低封裝成本、提升帶寬與密度。不過，預計2030年後才有望商業化，短期難撼動SK海力士、三星主導的HBM生態。

英特爾正尋求以一種全新內存架構挑戰高帶寬內存（HBM）的主導地位，但商業化前景仍遙遙無期。

英特爾上周公佈的一項專利申請揭示了其"跨批次內存"（XBM）架構方案。該設計旨在繞開現有HBM對矽中介層（interposer）的依賴，通過後端工藝晶體管與序列UCIe互連取代傳統DRAM及其超寬介面，從而大幅壓縮封裝成本。

據Wccftech報導，XBM的商業化目標時間節點定在2030年之後，與英特爾聯合軟銀旗下SAIMEMORY共同開發的ZAM內存架構時間線一致。

HBM市場目前由韓國廠商主導，供應緊張與成本高企的雙重壓力正推動業界尋找替代方案。英特爾此次專利曝光，為這一競爭格局增添了新的變量，但分析人士指出，生態系統壁壘與平台相容性問題將是XBM走向市場的主要障礙。

XBM架構：以UCIe序列互連替代寬帶並行介面

根據專利內容，XBM架構的核心在於將DRAM模塊連接至運行速率為32 GT/s的UCIe I/O模塊，I/O信號通過基礎晶片（base die）進行路由。

每個XBM堆棧的單晶片容量介於0.5GB至5GB之間；每個子通道由12個數據模塊構成，8層XBM堆棧最多可容納96個數據模塊，16層堆棧則可達192個，通道運行頻率為2GHz。

在封裝形式上，XBM支援多種配置，包括封裝上內存（Memory-on-Package，MoP），可在更小的外形尺寸內實現更高帶寬與容量。這一靈活性被視為XBM相較於現有HBM方案的潛在優勢之一。

後端DRAM工藝：提升面積效率與TSV密度

XBM在工藝層面的關鍵創新在於採用1T1C（一晶體管一電容）後端DRAM結構。

據Wccftech報導，該方案將晶體管製造於後端金屬層（BEOL）而非前端矽基底，顯著提升了面積效率，從而為矽通孔（TSV）騰出更多空間，進而實現更高的內存密度與帶寬。

這一設計思路直接針對現有HBM的核心痛點。據集邦諮詢（TrendForce）援引全球經濟新聞的分析，傳統HBM在垂直堆疊DRAM晶片時需使用微凸塊工藝，製造成本較高；矽中介層則進一步增加了佈線複雜度與整體成本。XBM的架構設計正是為解決上述限制而提出。

SK海力士與三星的先發優勢難以撼動

儘管XBM在技術層面具備一定吸引力，但其對現有競爭格局的衝擊力仍受到質疑。

據全球經濟新聞指出，SK海力士與三星電子已在標準小晶片（chiplet）、UCIe及扇出封裝等降本技術上深耕數年，在成本優化方面積累了相當的先發優勢。

更關鍵的障礙在於生態系統層面。目前以輝達為核心的全球AI加速器生態已高度適配現有HBM架構及其寬帶並行介面，向替代內存架構的遷移面臨較高的平台相容性與軟件適配成本。這意味著，即便XBM在技術指標上具備競爭力，其大規模商業落地仍需跨越相當高的行業慣性門檻。

XBM的商業化時間窗口預計在2030年之後，這也意味著在可預見的未來，HBM仍將是AI晶片高帶寬內存需求的主流解決方案，英特爾此次專利更多代表一種技術方向的探索，而非對現有市場格局的即時衝擊。 (華爾街見聞)

據報導，這項技術的商業化時間預計將在2030年之後。其封裝尺寸將與HBM4保持一致，每顆晶片的容量可在0.5GB-5GB之間，運行速度最高可達32GT/s。

近日，英特爾公佈一項名為XBM的超高頻寬記憶體專利技術，旨在成為HBM4的替代方案，有望提供更高的頻寬和更低的成本。據wccftech報導，這項技術的商業化時間預計將在2030年之後。

XBM（eXtended Bandwidth Memory），全稱擴展頻寬記憶體，屬於DRAM記憶體方案，其封裝尺寸將與HBM4保持一致，每顆晶片的容量可在0.5GB-5GB之間，搭載32GT/s速率的UCIe通用芯粒互聯介面。

XBM最核心的革新在於重構了晶片底層架構。傳統DRAM的儲存單元製作於前段製程（FEOL），也就是原生用於製作電晶體的底層矽基底；而XBM將1T1C儲存單元轉移至後段製程（BEOL），佈置在電晶體上層的金屬通孔堆疊區域，並採用薄膜電晶體工藝。

晶片堆疊的傾斜檢視，顯示了跨層的對齊資料區塊和TSV

這種後道整合儲存單元的設計，能大幅提升晶片面積利用率，容納更多矽通孔（TSV），有效拉高記憶體整合密度與頻寬上限，這也契合英特爾長期推行的“儲存層疊於邏輯電路上方”的後道電晶體技術路線。

值得注意的是，該專利的側重點不在於儲存單元本身，而在於定製化封裝方案：英特爾推出封裝整合記憶體（MoP）與反向懸垂結構，最佳化Z軸堆疊高度。傳統MoP會增加300-350微米厚度，新結構可降低堆疊高度，取消防翹曲加固筋，由電壓調節器直接為DRAM供電，實現更小體積、更低成本的封裝形態。

封裝記憶體橫截面圖，晶片堆疊位於SoC模組兩側

在硬體規格上，XBM由封裝基板、可選基底晶片和堆疊儲存晶片陣列構成，整體封裝尺寸與HBM4保持一致；其工作頻率為2GHz，依靠子通道數量與堆疊層數控制資料區塊規模，依託架構和封裝雙重最佳化，能夠在更小的硬體體積內實現更高的頻寬與儲存容量。

高頻寬記憶體（HBM）將DRAM晶片垂直堆疊在底層邏輯晶片上方，通過TSV完成晶片互聯，並借助矽中介層，以超寬平行介面與處理器進行資料通訊，單堆疊位寬可達1024位。該超大位寬是HBM實現超高頻寬的核心，但也直接導致其封裝成本高、擴展性受限，根源在於所有訊號走線都必須穿過記憶體與計算晶片之間的矽中介層。

隨著AI加速器算力增速遠超記憶體讀寫性能增速，這類記憶體牆已經制約整體性能，因此目前主流晶片廠商均將研發重心放在記憶體介面與堆疊架構最佳化上，而非單純迭代邏輯晶片。

業界均緊鑼密鼓研究HBM替代方案。

英特爾此前推進過多款DRAM儲存研發項目，例如混合記憶體立方體（HMC）與多通道DRAM（MCDRAM），均遭遇各類技術難題，始終未能實現量產上市。借助XBM方案，英特爾正在調整自身DRAM儲存研發路線。

目前，英特爾至少在平行開發兩種HBM替代方案，除了XBM，還有ZAM（Z角儲存器）方案，ZAM是英特爾與軟銀子公司SAIMEMORY聯合開發的架構，計畫在2026年超大規模積體電路研討會上展示。

ZAM的創新之處在於鍵合技術——採用熔合鍵合技術，將九層DRAM堆疊在一起，層間矽層厚度約為3微米，層間矽層厚度也約為3微米。據報導，其頻寬密度約為HBM4的兩倍，商業化目標時間為2029年。    (科創板日報)

日前，博主Underfox3披露了英特爾的一項專利，揭示了其提出的跨批次記憶體（XBM），這是一種超高頻寬記憶體，相較於當前標準提供了一些顯著改進，未來可能成為HBM4的直接競爭對手。

XBM 的基本理念是用 32 GT/s UCIe 連結替換 HBM 超寬平行介面，從而實現晶片原生整合和更簡單的封裝，降低生產成本。XBM 還提出後端 1T1C DRAM 和細粒度資料區塊級冗餘，用於故障恢復。

除了已經提到的內容外，重要的是要強調 UCIe 規範的快速發展，以及它們在工業界和學術界的廣泛採用和發展。同時，我們也注意到，Intel 從 HMC 和 MCDRAM 的錯誤中吸取了教訓，帶來了多項改進，最重要的是 UCIe 標準，這無疑將導致更廣泛的採用。

來自那家被拋棄了的公司的記憶體架構

英特爾最新的記憶體技術申請檔案悄然實現了一項顛覆性的突破。它將電晶體整合到晶片後端布線層（即堆疊在其上的低溫金屬層）的每個DRAM單元內部。這並非傳統的記憶體製造方式：DRAM一直以來都是蝕刻在下方的晶體矽前端層中。該申請檔案要求將這些晶片堆疊八層，並將模組尺寸設計為與最新一代高頻寬記憶體HBM4（用於AI加速器）的尺寸相同。將單元移至後端，改變的不僅僅是規格參數，更會改變能夠製造這種記憶體的工廠類型。

這是英特爾名下出現的一種奇怪現象。英特爾在2021年將其NAND快閃記憶體業務出售給了SK海力士，並在次年停止了Optane記憶體產品線的生產。全球HBM記憶體由三家公司生產，而英特爾並未銷售任何產品。需要強調的是，這只是一個已發佈的應用，並非產品本身。

但它的舉措非常精準。英特爾的申請將DRAM單元移至可堆疊的後端邏輯層，如果良率資料屬實，那麼能夠生產HBM晶片的公司將不再是三家。

剝離申請檔案中的核心權利要求，一切都取決於一個詞。一行字概括了整個思路：“實施例指向具有後端電晶體的超高頻寬儲存器（HBM）”。根據申請檔案，權利要求1要求堆疊中的每個儲存晶片都包含特定類型的儲存單元。

“晶片堆疊中的每個儲存晶片包括一個電晶體和一個電容器（1T1C）後端動態隨機存取儲存器（DRAM）。”

DRAM 的標準單元是 1T1C 單元：一個電晶體用於選擇一位，一個電容器用於保持該位。這部分很普通。真正承載負載的是後端。

在普通的儲存晶片中，電晶體被蝕刻在晶片底部的晶體矽中。工程師們將這一層稱為前端。後端則是堆疊在其上方的所有部分：低溫沉積的金屬導線。將訪問電晶體建構在前端，就形成了一種薄膜電晶體。這種器件是以薄塗層的形式沉積在導線中，而不是蝕刻在下方的矽中。申請檔案的描述對此進行了詳細說明，展示了堆疊在一起的薄膜電晶體層。它還給出了這種晶片的尺寸，“基於後端電晶體，晶片容量約為1.5 GB”。

圖 1F：後端單元的示意圖。堆疊的分解圖顯示了標有 TRANSISTOR 的層，薄膜電晶體 用於切換每個單元，並由垂直互連區域分隔。

這個位置才是關鍵所在，而真正值得關注的是，該申請並未對它進行任何改動。該單元是 1T1C 型，這意味著它仍然包含一個電容，這個微小的電荷阱用於儲存每個位元，也是 DRAM 中最難縮小尺寸的部件。該申請將電容移至後端，與電晶體並排。這仍然是一個單電容單元。後端的移動只是重新安置了 DRAM 中最難縮小的部件，並沒有將其移除。

一座佔地面積與HBM4火箭相匹配的發射塔

單個後端晶片的性能無法與HBM相媲美。但多層堆疊的後端晶片或許可以，而本申請檔案正是基於這種堆疊方式設計的。它描述了一種堆疊高度可達八層甚至更高的儲存立方體。為了實現這種多層堆疊，矽片被減薄。資料通過專利中所謂的TSV溝槽向下傳輸：這些溝槽是由直接貫穿每個晶片的矽通孔組成的列。它們將資料流量分割成許多獨立的子通道，即平行資料通道。儲存器的頻寬取決於這些子通道的總寬度。

圖 1G：一個儲存器建構模組。八個子通道由四個垂直 TSV 槽分隔，重複的單元將檔案尺寸朝向 HBM4 的封裝。

所有訊號都通過位於堆疊底部的基片（一個小型控製器晶片）輸出，該基片負責訊號的收發。基片通過 UCIe（通用晶片互連高速介面）與處理器建立高速連接。UCIe 是晶片間互連的行業標準。基片還包含備用記憶體陣列，可在堆疊完成後替換故障的記憶體陣列。這相當於為堆疊後無法返工的部件預留了維修預算。

目標明確指出，英特爾將每個晶片的尺寸設定為“0.5-5 GB”。檔案中寫道，整個模組的設計目標是“與HBM4的封裝尺寸相匹配”。這只是紙面上的目標，而非實際測試結果：檔案中沒有提及頻寬、成本或良率等資料，無法證明已實現匹配。

至此，申請檔案中的原文戛然而止，解讀工作正式開始。權利要求1中提到“後端”，但從未提及“代工廠”、“邏輯晶片製造廠”或“無需DRAM晶片製造廠”。接下來，我將解讀這一個詞對於誰能製造這種儲存器可能意味著什麼，而這種推斷完全出自本人，而非檔案本身。

如今，DRAM 和由其衍生的 HBM 均在專用的晶體矽晶圓廠中生產。這扇門非常狹窄。全球 DRAM 僅由三家製造商生產，而 HBM 的供應則更為緊張：SK 海力士一家就佔據了約 60% 的市場份額，三星和美光則瓜分了剩餘的大部分份額。人工智慧加速器記憶體不足的原因就在於此。

後端電晶體或許能拓寬這扇門。由於它是在低溫下沉積線上路中的，因此無需像專用DRAM晶圓廠那樣使用晶體矽DRAM前端。一家已經擁有邏輯電路和先進封裝技術的代工廠，原則上可以通過自己的生產線生產HBM級記憶體，而無需從三家供應商之一購買。這就是“後端”一詞的戰略意義所在。後端屬於邏輯電路和封裝領域，而非DRAM前端。

圖 1A：邏輯和儲存器整合在一個封裝中。邏輯晶片位於高頻寬儲存器堆疊旁邊，兩者通過單個中介層連接，該中介層是連接兩個晶片的矽橋。

這並非一篇孤立的論文。相關進展已公開：英特爾和軟銀正在聯合開發一種名為 ZAM 或 HB3DM 的堆疊式記憶體，其目標直指 HBM。兩者之間存在聯絡，但並不完全一致。ZAM 的公開特徵是其對角 Z 形堆疊結構；而這份檔案關注的重點是後端電晶體單元，該單元由垂直 TSV 溝槽排列而成。目標相同，但檔案不同，因此不能將它們稱為同一款晶片。

冷靜來看，反對的理由很充分，應該全力以赴。這只是一項已公開的專利申請，並非已授權專利，也不是實際產品。權利要求1隻限定了一個詞。它既沒有指明溝道材料，也沒有聲稱採用了邏輯相容的工藝，更沒有承諾良率。更激進的方案是去掉電容器；在imec的無電容電池中，兩個薄膜電晶體完全取代了儲存電容器，但即便如此，這仍然只是實驗室成果。

與此同時，現有廠商也並未袖手旁觀。SK海力士、三星和美光各自都在推進3D-DRAM項目，其中SK海力士的目標是在2030年左右推出。相比之下，SK海力士的一份沒有具體資料的申請檔案，與三家已獲得資金支援的路線圖相比，可能會顯得無關緊要。

以上所述屬實，但都未能觸及該訴訟真正要解決的關鍵問題。該單元屬於後端。這是邏輯封裝生產線無需擁有DRAM前端即可實現的特性，因此，懸而未決的問題在於數量，而非方向。現有廠商選擇3D-DRAM並非反駁，而是證實了這條道路的存在，而這份檔案則描繪了一條不同的發展路徑。

甚至連英特爾自己的項目中也透露出蛛絲馬跡。在ZAM項目中，實際負責DRAM製造的合作夥伴是Powerchip，而不是英特爾。如果目標是提升設計和封裝能力，而不是重返記憶體製造廠，那麼這樣的結果也在情理之中。

這就是投資者需要面對的局面。方向毋庸置疑。聲明1明確指出，儲存單元是內建在後端的。

上述限制依然有效。其中之一是炒作的上限：這是 1T1C 晶片，因此電容被移到了後端而不是被移除。在 HBM 密度和良率下，後端電容是目前還沒有人真正交付過的。

測試結果取決於具體資料，而時間緊迫。英特爾和軟銀的ZAM將於6月在VLSI 2026大會上亮相。其密度、良率和每位元成本將決定這類高堆疊式挑戰者能否超越HBM4。這測試的是整個技術類別，而非本次申請檔案中的具體單元：ZAM尚未被證實可以使用後端電晶體單元，而且後端單元本身也尚未有公開的驗證案例。該技術家族的目標是在2029年左右實現商業化。這些資料才是值得關注的重點。

如果後端晶片的容量和良率能夠以可行的成本達到 HBM4 的水平，代工廠就可以將HBM 級記憶體作為單獨的報價項目。人工智慧硬體領域最緊張的瓶頸將得以突破。如果最終資料未能達到預期，則需要等待後續流程跟上。

該儲存單元位於後端。它是否會成為實現 HBM 的第四條路徑，現在取決於產品良率，而不是架構。

英特爾於 2026 年 7 月 2 日提交的一項專利申請，該申請揭示了該公司旨在解決當前基於中介層的 HBM 封裝和成本瓶頸的新型高頻寬記憶體(HBM) 架構計畫。這項專利申請於 2024 年 12 月 26 日提交，描述了英特爾稱之為跨批次記憶體 (XBM) 的技術，這是一種“帶有後端電晶體的超高頻寬記憶體”，其目標是在保持與HBM4相同尺寸的同時，用後端 (BEOL) 電晶體和序列通用晶片互連高速 (UCIe) 鏈路取代傳統的 DRAM 及其超寬介面。

英特爾提出的設計方案是一種記憶體堆疊，它通過去掉昂貴的矽中介層並縮小封裝尺寸來解決傳統 HBM 記憶體組裝成本高的問題，同時還內建了缺陷修復功能。

該檔案描述了一種記憶體晶片堆疊結構，每個晶片包含一個單電晶體單電容 (1T1C) DRAM，該 DRAM 採用後端工藝製造，並通過矽通孔 (TSV) “溝槽”和雙面高頻寬互連 (HBI) 連接在一起。英特爾描述每個晶片容量約為 1.5 GB，包含 768 個“資料區塊”，排列成 32×24 的網格，分為 8 個通道，每個通道又分為 8 個子通道，堆疊高度為 8 層，並可擴展至 16 層。資料隨後通過 UCIe I/O 介面以每秒 32 千兆傳輸 (GT/s) 的速度離開堆疊結構，最終通過一個基準晶片輸出。

要理解英特爾正在做的改變，回顧一下標準高頻寬記憶體（HBM）的工作原理很有幫助。HBM 將 DRAM 晶片垂直堆疊在基礎邏輯晶片上，通過 TSV 將它們連接起來，並通過矽中介層使用極寬的平行介面與處理器通訊——每個堆疊的介面頻寬約為 1024 位。這種頻寬正是 HBM 實現高頻寬的關鍵，但也正是它封裝成本高昂且難以擴展的原因，因為每條線路都必須穿過位於記憶體晶片和計算晶片之間的中介層。隨著 AI 加速器的發展速度超過了記憶體的讀寫速度，這種“記憶體牆”已成為性能的主要瓶頸，這也是為什麼幾乎所有大型晶片製造商現在都在著力改進介面和堆疊，而不是邏輯晶片的原因。

XBM 的首要變革在於結構層面。傳統的 DRAM 單元建構於前端工藝（FEOL），即通常製造電晶體的基礎矽層。而 XBM 則將 1T1C 單元移至後端工藝（BEOL），即電晶體層上方的金屬通孔堆疊層，並採用薄膜電晶體。在 BEOL 中建構儲存器，使得英特爾能夠將晶片封裝成許多小型、可獨立定址的儲存器塊，這與英特爾一直以來將儲存器直接置於邏輯電路之上的後端電晶體技術方向一致。

第二個變化是介面。XBM 沒有採用 HBM 的寬平行 PHY，而是以 32 GT/s 的速率將資料序列化到 UCIe 資料束上，由基礎晶片負責序列化/反序列化步驟，並將所有 I/O 路由到計算晶片。採用標準的晶片互連使得該設計成為“晶片原生”設計，英特爾認為，與使用中介層的 HBM 協議棧相比，這種設計封裝起來更簡單、成本更低。但缺點是，32 GT/s 是 UCIe 目前的最高資料速率，因此該介面已經達到了規範上限，沒有明顯的性能提升空間。

英特爾也非常注重可修復性。基礎晶片配備了專用備用通道、內建自修復 (BISR)、解碼和偵錯邏輯，以及四個冗餘記憶體陣列子通道，這些子通道可作為上層晶片缺陷的替代備用晶片——這種組裝後修復旨在提高超高堆疊晶片的良率。

該專利申請的大部分內容並非著重於儲存單元本身，而是著重於其封裝方式。英特爾詳細介紹了封裝式儲存器（MoP）和“反向懸垂”結構，旨在降低堆疊的Z軸高度——傳統的MoP會增加300到350微米（µm）的高度——同時移除通常用於控制翹曲的加強筋，並直接從電壓調節器為DRAM供電。這正是“更小、更便宜的封裝”這一說法的依據。

XBM不應與ZAM（Z-Angle Memory）混淆，後者是英特爾與軟銀子公司SAIMEMORY聯合開發的架構，計畫在2026年超大規模積體電路研討會上展示。ZAM的創新之處在於鍵合技術——採用熔合鍵合技術，將九層DRAM堆疊在一起，層間矽層厚度約為3微米，層間矽層厚度也約為3微米——據報導，其頻寬密度約為HBM4的兩倍，商業化目標時間為2029年。相比之下，XBM是英特爾單獨提交的申請，它改變了DRAM電晶體本身及其介面。綜合來看，這表明英特爾至少在平行開發兩種HBM替代方案，對於一家1968年以儲存器製造商起家的公司來說，這可謂是順理成章之舉。

英特爾提出的HBM架構存在一些專利常見的限制。該專利申請已提交18個月，但目前尚無產品或路線圖，這表明英特爾仍處於潛在意向階段，而非已上市產品。UCIe介面的速率已達極限，後端電晶體DRAM的量產能力尚未得到驗證，而且整個方案仍需與HBM4E以及英特爾自身的ZAM時間表進行對比。   (半導體行業觀察)

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