在AI大模型對海量吞吐與超大容量記憶體需求爆炸式增長的當下，半導體記憶體晶片正面臨數十年來最嚴峻的微縮瓶頸。傳統的平面微縮紅利幾乎耗盡，平面 DRAM 的 6F² 單元架構逼近物理極限，而 3D NAND 單晶圓堆疊也撞上了薄膜應力與電流衰減的硬牆。在剛剛落幕的半導體頂級盛會“2026 VLSI Symposium”上，記憶體巨頭們給出了清晰的破局方案：SK海力士用垂直通道 4F² 架構硬核接棒，三星電子率先堆出 16 層 3D DRAM，鎧俠（Kioxia）則聯合閃迪（Sandisk）拋出晶圓鍵合新方案，直奔 1000 層 3D NAND 大關而去。記憶體晶片的競爭維座，已徹底從“二維平面微雕”全面轉向“三維立體攻堅”。
1. DRAM突破二維物理極限：SK海力士亮出4F²，三星攻下16層VS-DRAM
在易失性高速記憶體（DRAM）賽道，微縮的難度遠高於邏輯晶片。為了在極小面積內維持電容電荷與電晶體性能，韓系雙雄各自展示了通往下一代 DRAM 的終極路線。
SK海力士：垂直通道 4F² 架構壓榨平面極限傳統的 6F²（F為特徵尺寸）DRAM 單元在繼續下探時面臨嚴重的電磁干擾與漏電問題。SK海力士在論文中披露了其最新的 4F² 單元 DRAM 技術。該方案將電晶體通道改為了垂直方向，使電晶體與電容垂直相連，並在字線與位線的交叉點直接配置記憶體單元。
抑制漏電與提高保持時間：採用雙柵極（Dual-gate）結構與薄膜矽通道，最佳化結區後成功抑制了柵極誘導漏極洩漏（GIDL），使得資料保持時間（Data Retention Time）比傳統的 6F² 單元更長。
背柵共享降噪：相鄰電晶體共享背柵的設計不僅能動態調節閾值電壓，還大幅降低了相鄰位線間的串擾噪聲，顯著拉開感測裕量（Sensing Margin），被視為 DRAM 邁向全 3D 架構之前最具商業化落地方案。
三星電子：16 層“VS-DRAM”開啟三維 DRAM 時代如果說 4F² 是平面微縮的終點，那麼 3D DRAM 就是未來的起點。三星電子在論文中首次展示了名為“VS-DRAM”的 3D DRAM 技術，成功在陣列中實現了 16 層記憶體單元的垂直堆疊。
GAA 架構引入：為瞭解決水平單元電晶體的驅動性能問題，三星引入了環繞柵極（GAA）結構，利用 Si/SiGe 外延生長與犧牲層選擇性刻蝕成型，大幅改善了亞閾值擺幅與驅動電流。
晶圓級 Peri-on-Cell 鍵合：採用把周邊控制電路（Peri）放置在記憶體陣列（Cell）上方的架構。利用熔融鍵合（Fusion Bonding）技術將 Peri 晶圓與 Cell 晶圓以 Back-to-Face（背對正）方式接合，再通過矽穿介質通孔（TSDV）建立電氣連接，為高吞吐 I/O 打下基礎。會議現場甚至展出了 Si/SiGe 多達 200 層堆疊的實驗樣本，展現出恐怖的技術儲備。
2. NAND終極狂想：鎧俠攜手閃迪採用“多晶圓混合鍵合”，誓沖1000層大關
在非易失性大容量記憶體（NAND）領域，層數堆疊競爭早已白熱化，但隨著層數逼近 300~400 層，傳統在單塊晶圓上“硬幹”多層薄膜的做法正在遭遇物理反噬：深孔刻蝕導致單元電流劇烈衰減、薄膜應力引發晶圓嚴重彎曲（Warping），以及單個 Block 容積過大導致讀寫效率下降。
鎧俠與閃迪 3D NAND 器件截面圖（來源：2026 Symposium on VLSI Technology & Circuits 媒體資料包）
MSA-CBA 架構：將 1000 層拆解到多塊晶圓鎧俠（Kioxia）與閃迪（Sandisk）在論文中給出了破局之法：不再死磕單塊晶圓的堆疊極限，而是通過多晶圓鍵合技術（Multi-stacked cell array CMOS directly bonded to array，MSA-CBA）來實現 1000 層以上的超高層數 3D NAND。
第一層鍵合（Face-to-Face）：首先在製造有 CMOS 周邊電路的晶圓和製造有第一層多層記憶體單元的晶圓上分別沉積銅（Cu）墊，通過銅-銅混合鍵合（Hybrid Bonding）實現 Face-to-Face 正面對接。
多層縱向延伸（Back-to-Face）：接著在第一層記憶體晶圓的背面重新布線並成型 Cu 墊，再將第二塊、甚至第三塊包含多層記憶體單元的晶圓以 Back-to-Face 方式繼續向上疊加。
QLC 性能實證：在測試車規晶片上，鎧俠成功驗證了在多層疊加架構下各層進行 QLC（4-bit/cell）寫入操作的穩定性。雖然多晶圓鍵合會帶來成本上升的挑戰，但它為 AI 時代 PB 級超大容量快閃記憶體提供了一條切實可行的技術路徑。
3. 架構革命背後的底層邏輯：先進封裝與鍵合技術成為記憶體晶片新統治者
縱觀本次 VLSI 2026 披露的前沿論文，一個清晰的產業大趨勢正在浮出水面：記憶體晶片的升級邏輯，已經從純粹的“材料化學與光刻微縮”，全面演變為“微觀物理結構+先進鍵合封裝”的深度協同。
不論是三星在 3D DRAM 中使用的 TSDV 介質通孔與熔融鍵合，還是鎧俠在 1000 層 NAND 中使用的 Cu-Cu 混合鍵合，混合鍵合（Hybrid Bonding）和晶圓級對準（Wafer-to-Wafer Bonding）已經從封裝廠的“後段手藝”，反客為主變成了晶圓廠設計記憶體晶片核心架構的前置條件。缺少了高精度晶圓接合技術，不管是 3D DRAM 的高密度 I/O 還是 1000 層 NAND 的電流傳輸都無從談起。
「橙芯」視點
1. 架構演進本質：平面“蓋平房”觸頂，記憶體晶片正式跨入“立體摩天樓”時代
從技術形態來看，SK海力士、三星與鎧俠的最新動作透露出一個清晰訊號：二維平面的微縮紅利已近尾聲，記憶體晶片正全面從“平房”向“摩天樓”演進。
SK海力士 4F²：把原本平躺在矽片上的電晶體立起來，好比把單層平房改造成上下鋪，在不縮小佔地面積的前提下硬生生擠出更多空間。
三星 16層 3D DRAM：不再死磕二維平麵線寬，直接在晶片內部拔地而起蓋了 16 層“立體單元房”，開啟了 DRAM 記憶體的三維摩天大樓時代。
鎧俠 1000層 NAND：在單塊矽片上就像硬挖 1000 層電梯井極易導致大樓倒塌。鎧俠選擇把千層大樓拆成多個獨立模組分別造好，再用銅節點這種混合鍵合拼在一起，像搭積木一樣把千層大樓搭了起來。
2. 產業落地意味：打通 AI“記憶體牆”，將海量記憶體的單位成本真正拉低
大模型訓練與推理最核心的痛點，在於資料“存不下、搬運慢、成本高”的“記憶體牆”瓶頸。
3D DRAM 的普及：意味著未來不僅是雲端伺服器，連車機、PC 與手機也能在極小空間內塞入海量高速記憶體，讓本地大模型在端側載入與檢索資料的速度實現躍升。
千層 NAND 的突破：意味著單位面積的快閃記憶體容量成倍暴漲，PB 級（1PB = 1024TB）AI 資料湖與企業級 SSD 的每 GB 成本將快速下降，讓龐大的 AI 算力不再被昂貴的高速記憶體“卡脖子”。
3. 競爭維度轉移：光刻機不再獨佔舞台，“晶圓奈米級無縫縫合”成為新王牌
過去的晶片競賽，行業的目光長期集中於光刻機在二維平面上的極限雕刻。但這幾篇頂會論文釋放了一個強烈訊號：單靠光刻微縮的時代徹底結束了。不論是三星還是鎧俠，要將多層晶片高效疊加，核心都在於怎麼把不同的矽晶圓以奈米級的精度“無縫縫合”（Hybrid Bonding）。掌握高精度晶圓鍵合裝置、晶圓減薄拋光（CMP）以及先進封裝手藝的企業，正成為下一代記憶體晶片博弈中最關鍵的隱形霸主。
互動探討
當記憶體晶片徹底告別“平面蓋平房”、全面邁向“立體蓋大樓”的 3D DRAM 與千層 NAND 時代。
大家覺得，接下來決定各大記憶體巨頭生死存亡的核心壁壘，究竟依然是傳統先進製程的光刻精度，還是把多塊晶圓“奈米級無縫縫合”的混合鍵合（Hybrid Bonding）良率與成本控制？ (橙芯視界)