CoWoS之後，台積電再造光晶片新壁壘
台積電先進封裝技術發展副總經理徐國晉，是目前台積電矽光子、COUPE和CPO戰略佈局中最受關注的技術負責人之一。
AI算力還在狂奔，但一個越來越明顯的瓶頸正在出現：晶片算得越來越快，資料卻越來越難“搬”。
過去幾年，輝達、AMD、Google、亞馬遜等廠商不斷堆疊GPU、ASIC和HBM，把AI計算能力推向新高度。但當數千、數萬顆AI加速器連接在一起之後，真正限制資料中心繼續擴張的，已經不只是計算晶片本身，而是晶片之間的連接。
這就是所謂的“I/O牆”。
銅線正在接近物理極限，而光通訊正在成為下一代AI資料中心的重要答案。也正是在這個背景下，矽光子、光晶片、CPO（共封裝光學）以及光I/O，正在從過去相對小眾的技術路線，迅速走向AI基礎設施的核心。
而台積電，已經提前下注。
更準確地說，台積電並不是簡單地“做一顆光晶片”，而是試圖把自己最擅長的晶圓製造、先進製程、3D/2.5D先進封裝和光子器件整合起來，打造一套完整的光電融合平台。
其中最關鍵的名字，就是COUPE。
01. 從“電”到“光”，AI正在撞上I/O牆
理解台積電為什麼押注光晶片，首先要理解AI資料中心為什麼需要光。
傳統伺服器內部以及伺服器之間的資料傳輸，大量依賴銅線。銅互連的優勢是成熟、便宜、產業鏈完善，但隨著訊號速率不斷提高，問題也越來越明顯。
頻率越高，銅線損耗越大；距離越遠，訊號衰減越嚴重；為了彌補損耗，還需要增加SerDes、Retimer等電路，而這些器件又會進一步增加功耗和延遲。
這意味著，AI晶片算力提升得越快，資料搬運的壓力反而越大。
台積電在近期論壇中給出的一個判斷非常值得關注：AI計算能力大約每兩年增長3倍，但I/O性能每兩年只能增長約1.4倍。
兩條曲線正在逐漸分叉。
這就是AI時代越來越嚴重的“I/O牆”。
解決辦法之一，就是從銅互連轉向光互連。
光通訊最大的優勢在於，光訊號能夠以更低的能耗進行高速、長距離的資料傳輸，而且可以利用不同波長承載多路資料，也就是WDM（波分復用）。
簡單來說，傳統銅線是在“用電搬資料”，而矽光子則是在“用光搬資料”。
對於需要數千甚至數萬顆GPU協同工作的AI資料中心來說，這個變化可能是基礎設施層面的革命。
02. 什麼是光晶片？矽光子又是什麼？
很多人第一次聽到“光晶片”，容易把它理解成一種和CPU、GPU類似的計算晶片。
其實並不是。
光晶片更核心的任務，是對光訊號進行產生、調製、傳輸、耦合和探測。
其中，矽光子是目前產業關注度非常高的一條技術路線。
所謂矽光子，可以簡單理解為：利用半導體工藝在矽基材料上製造光波導、調製器、耦合器、光探測器等光子器件，讓原本屬於光通訊領域的器件，也能夠借鑑積體電路的晶圓製造方式進行規模化生產。
這件事情為什麼重要？
因為傳統光器件很多依賴分立器件、精密組裝和人工校準，而矽光子試圖把越來越多的光學功能搬進晶圓。
這就讓半導體製造企業擁有了一個巨大的優勢。
晶圓廠擅長什麼？
就是在一塊300毫米晶圓上，同時製造數以億計、甚至更多的微小結構，並通過嚴格的工藝控制，把良率和一致性做上去。
而矽光子恰好也越來越需要這種能力。
所以，矽光子真正吸引台積電的地方，並不是“光”本身，而是光子器件正在越來越像一門半導體製造技術。
03. 台積電真正押注的，不只是一顆光晶片
台積電的光子佈局，可以從COUPE看得最清楚。
COUPE全稱Compact Universal Photonics Engine，即緊湊型通用光子引擎。
其核心思路，是把電子積體電路EIC與光子積體電路PIC進行高度整合，再利用先進封裝把光、電、晶片和光纖連接起來。
簡單理解：
以前是“晶片在晶片裡，光模組在機箱外”。
未來則可能變成“光引擎就在計算晶片旁邊，甚至直接進入計算晶片封裝”。
這也是CPO和光I/O的重要發展方向。
台積電的優勢就在這裡開始顯現。
它不僅擁有成熟的晶圓製造平台，同時擁有SoIC、CoWoS等先進封裝技術。
如果把傳統光通訊產業鏈拆開來看，通常需要晶片設計、晶圓製造、光器件、封裝、光模組、光纖和測試等多個環節。
而台積電正在做的事情，是把其中最關鍵的“晶片製造+先進封裝+光電整合”幾塊拼起來。
這比單純做一顆光晶片的意義更大。
04. COUPE：把電子晶片和光子晶片“貼”在一起
COUPE的一個關鍵技術基礎，就是台積電的SoIC。
SoIC可以理解為一種先進的3D晶圓級封裝技術，通過混合鍵合等方式，把不同晶片或晶圓進行高密度垂直互連。
在COUPE架構中，EIC和PIC不再需要通過很長的傳統電連接進行訊號傳輸，而是可以利用高密度鍵合實現更加緊密的光電整合。
其中，PIC負責處理光訊號，EIC則負責高速電子訊號處理。
這其實體現了未來晶片產業的一個重要趨勢：
電子負責計算，光負責通訊。
兩者不再是彼此獨立的系統，而是逐漸被封裝進同一個平台。
台積電還在COUPE中佈局光柵耦合器和邊緣耦合器兩種技術路線。
光柵耦合器可以通過垂直方向實現光訊號耦合；邊緣耦合則更加接近光波導端面進行連接。
不同耦合方式對應不同的封裝需求，也直接影響光損耗、尺寸、可靠性和製造難度。
這也是為什麼光晶片最終拼的不只是器件性能，而是整個製造和封裝體系。
05. 台積電為什麼特別適合做矽光子？
如果只看光晶片本身，台積電未必是最早進入這一領域的企業。
但如果把問題換成：
“誰最有能力把光晶片大規模製造出來，並且與先進計算晶片封裝在一起？”
答案就完全不同了。
這正是台積電的核心競爭力。
一方面，台積電擁有成熟的晶圓製造體系，可以把矽光子器件納入晶圓級製造流程。
另一方面，台積電擁有全球領先的先進封裝能力。
CoWoS解決的是高性能計算晶片與HBM等器件之間的大規模互連問題；SoIC則進一步向3D異質整合發展。
而COUPE要解決的，則是計算晶片與光互連之間的整合問題。
三者如果進一步結合，就可能形成一條新的技術路徑：
先進製程製造計算晶片，矽光子製造光子晶片，SoIC實現高密度晶片連接，CoWoS完成大規模2.5D系統整合，最終形成光電融合的AI計算平台。
這也是台積電最大的想像空間。
它賣的已經不只是“晶圓”。
而是從晶片製造一直延伸到系統級整合。
06. 從200G微環調製器，到12.8Tbps光引擎
在矽光子系統中，調製器是非常關鍵的器件。
它負責把電子訊號轉換成光訊號可以表達的資訊。
目前常見的調製器包括MZM（馬赫-曾德爾調製器）和MRM（微環調製器）。
MZM在高速、高性能場景具有優勢，但尺寸相對較大；MRM則更加緊湊，可以在有限面積內實現較高的整合密度。
台積電已經將微環調製器納入COUPE路線。
其目標也非常明確：不斷提高單Lane速率，同時增加Lane數量和WDM波長數量。
這裡實際上存在兩種路線。
第一種是“Fast and Narrow”。
也就是不斷提高單Lane速度，例如從200Gbps向400Gbps甚至更高速度發展。
第二種則是“Slow and Wide”。
不一味追求單Lane的極限速度，而是通過增加波長數量實現整體頻寬提升。
例如利用WDM，把一個波長擴展到4個、8個、16個甚至更多波長。
這兩條路線最終都指向同一個目標：
讓光I/O擁有越來越高的頻寬密度。
台積電給出的路線圖已經從早期的1.6Tbps光引擎，逐漸向6.4Tbps、12.8Tbps甚至更高頻寬發展。
而光引擎距離XPU越來越近，也意味著光通訊正在從“機櫃之間”逐漸走向“晶片之間”。
07. CPO只是中間站，光I/O才是終點
CPO，也就是共封裝光學，是當前矽光子產業最受關注的方向之一。
傳統伺服器中，光模組通常位於交換機或者伺服器的外部，晶片通過PCB和銅走線連接到光模組。
問題在於，隨著速率不斷提高，晶片到光模組之間的電連接距離越來越成為瓶頸。
CPO的思路就是把光引擎直接放到交換晶片旁邊，與交換ASIC進行共同封裝。
這樣做最大的好處，就是縮短高速電訊號的距離。
距離越短，損耗越低，功耗也越低。
台積電預計，隨著光引擎進一步從封裝基板移動到中介層，最終進入計算晶片封裝內部，光I/O將成為更重要的技術方向。
這意味著未來的資料中心可能發生一個非常重要的變化：
現在是“GPU—銅線—光模組—光纖”。
未來可能變成：
“GPU—光I/O—光纖”。
光不再是計算晶片外面的通訊模組，而成為晶片本身的I/O介面。
這才是台積電佈局COUPE真正值得關注的地方。
08. 從PCB上的COUPE，到光學中介層
按照台積電目前披露的路線，COUPE大致可以理解為三個階段。
第一階段，是PCB上的COUPE。
這一階段仍然保留傳統可插拔光模組形態，但通過SoIC-X將EIC和PIC進行更高密度的整合，目標頻寬約為1.6Tbps。
第二階段，是基板式COUPE。
光引擎開始進入交換機系統內部，與CoWoS等先進封裝技術結合，並與網路交換ASIC進行共同封裝，整體頻寬目標進一步提升至6.4Tbps。
第三階段，則是COUPE on Interposer。
光引擎進一步進入處理器封裝，通過光學中介層實現更近距離的光互連，目標頻寬達到12.8Tbps。
這三個階段背後其實是一條非常清晰的路線：
光模組離晶片越來越近。
從PCB，到封裝基板，再到中介層，最終可能直接進入計算晶片封裝。
而這恰恰是台積電最擅長的領域。
因為從晶片製造到先進封裝，本身就是台積電過去十多年不斷建立起來的技術壁壘。
09. 台積電真正的護城河：製造+封裝+PDK
光晶片產業還有一個容易被忽視的問題：製造難。
光子器件不像普通數字邏輯電路，只要電晶體尺寸控制精準就可以。
波導寬度、刻蝕深度、側壁粗糙度、材料特性、耦合精度、對準誤差等，都會影響最終的光損耗。
台積電在相關研究中也對300毫米晶圓進行了大量光學測試，並將實測結果與模型和模擬進行比對。
這說明矽光子最終依然繞不開一個半導體行業最熟悉的問題：
工藝控制。
一旦進入晶圓級製造，光晶片也必須面對良率、缺陷、尺寸偏差和工藝一致性。
而這正是台積電幾十年來積累的能力。
與此同時，台積電還在建設完整的光子PDK。
PDK可以簡單理解為晶片設計者使用的“設計工具箱”。
其中包括波導、彎曲結構、耦合器、調製器、光探測器等關鍵器件模型。
有了成熟PDK，客戶才能更容易進行光子積體電路設計，並把設計真正交給晶圓廠製造。
這意味著台積電正在嘗試建立的不只是一個COUPE產品，而是一整套矽光子製造生態。
10. 但光晶片真正的難題，還在產業鏈
台積電已經把晶片製造和先進封裝這兩塊拼圖放到了桌面上，但光互連真正走向大規模商用，還有不少難題。
雷射器就是其中之一。
矽本身並不擅長髮光，因此矽光子系統通常還需要外部雷射光源或者其他材料體系的光源器件。
除此之外，還有光纖、連接器、耦合、測試等環節。
尤其當光引擎越來越靠近計算晶片之後，整個系統對封裝精度、熱管理、可靠性和測試能力提出了更高要求。
因此，光晶片並不是台積電一家企業就能完成的產業。
它需要晶圓廠、光晶片廠商、雷射器廠商、光纖企業、連接器企業、封裝測試廠以及AI晶片廠商共同推進。
這也是為什麼CPO至今仍處於產業快速演進階段。
誰能夠率先解決“晶片能做出來、封裝能裝進去、光能穩定傳輸、系統能夠量產”這幾個問題，誰才真正有機會吃到下一代光互連市場的大蛋糕。
結語：台積電押注的，是AI時代的下一條“高速公路”
過去幾十年，半導體產業最核心的問題是：
如何讓電晶體越來越小，讓晶片越來越快。
而進入AI時代之後，另一個問題越來越重要：
晶片之間，如何把資料更快、更低功耗地搬過去？
這也是光晶片、矽光子、CPO和光I/O突然走紅的根本原因。
從COUPE，到CoWoS，再到SoIC，台積電正在嘗試把自己的先進製程和先進封裝能力進一步延伸到光通訊領域。
未來的AI資料中心，很可能不再只是“GPU堆得有多多”的競爭，而是計算、記憶體、網路和光互連的系統級競爭。
銅線解決了過去幾十年的資料傳輸問題。
但面對下一代萬卡、十萬卡AI叢集，光可能才是新的高速公路。
而台積電想做的，是把這條高速公路直接修到GPU旁邊，甚至修進晶片封裝裡面。
這或許才是台積電押注光晶片最值得關注的地方。 (芯榜)