9月16日上午，在2026年新思科技開發者大會上，台積電中國區總經理羅鎮球發表了主題演講。他指出，在人工智慧（AI）驅動下半導體產業正經歷的第四次工業革命，台積電已將2030年全球半導體產值預估上修至1.5兆美元，其中AI與HPC將佔據55%的份額。
為彌合AI算力需求指數級增長與摩爾定律放緩之間的缺口，台積電正以先進製程、3D先進封裝與光互連技術三線並進，並與新思科技及客戶攜手深化在DTCO與AI驅動設計最佳化領域的協同，共同重構面向AI時代的晶片設計生態。
AI熱潮驅動之下，2030年半導體產值將突破1.5兆美元
從人類科技發展的歷史來看，我們已經歷了分別由蒸汽機、內燃機與電力、資訊產業驅動的三次工業革命。羅鎮球將當前AI驅動的變革定位為“第四次工業革命”——智能革命。他指出，AI已開始滲透於各類終端產品：手機、IoT裝置、機器人、人形機器人以及AR/VR產品。這一趨勢也直接推動半導體市場規模的預期大幅上修。
羅鎮球指出，台積電創始人張忠謀在數年前曾預估2030年全球半導體產值達1兆美元時曾被質疑過於激進，如今這一數字已被證明“太過保守”。台積電最新預估將2030年全球半導體產值上修至1.5兆美元。雖然這當中一部分是由於AI熱潮導致的記憶體晶片供不應、價格暴漲所驅動的。
從半導體產業的結構來看，2000年全球半導體產值主要由IDM（整合元件製造商）廠商貢獻，但到2023-2024年，無晶圓廠設計公司（Fabless）的產值已超過IDM廠商。根據台積電的預估，到2030年，全球半導體產值當中中超過三分之二將來自無晶圓廠設計公司。比如，系統公司紛紛切入晶片設計——小米等企業已推出自研晶片，目的在於通過晶片設計掌控技術主導權並實現產品差異化。
台積電對2030年1.5兆美元半導體產值的分佈預判為：AI與HPC佔55%，智慧型手機約20%，汽車約10%，IoT約10%，工業及其他約5%。這一結構與過去數十年形成鮮明對比：上世紀八九十年代PC是最大半導體應用，2000年後手機接棒，2020年後AI/HPC成為最大且產值最高的應用。
羅鎮球指出，當前AI算力需求的增長曲線與摩爾定律放緩之間的差距已經成為一項核心矛盾。
比如，在AI模型訓練方面，過去這幾年來，文字或圖片類模型訓練的算力需求每年增長約5倍。隨著AI模型轉向多模態（文字、圖形、聲音、影像平行），對於算力需求的增長速度將更加驚人，可能將達到超過10倍的高速的成長。
在AI推理方面，以Token的消耗來看，在2022年至2025年的三年間，全球使用的Token大概增長了約500倍左右。但是隨著AI推理由過去的“一問一答”的模式轉向能夠主動完成任務的“智能體AI”時代，對於Token的消耗將會呈現指數級增長。特別是隨著越來越多的人開始使用智能體AI，這背後需要更為龐大的算力作為支撐。
從實際的先進邏輯製程增長來看，在2023年之前的年複合增長率大概在10%至15%之間。但是自生成式AI開始出現之後，這一增長率開始超過了30%。這也反映了AI基礎設施建設及應用，正在推動整個半導體行業持續加速增長。羅鎮球強調，這個增長率是受限於晶圓廠和封裝廠的產能供給，而非需求增長只有30%，因為從建廠到達產往往需要數年的時間。
另一方面，先進邏輯製程工藝受限於摩爾定律，每兩年左右電晶體的密度才能翻一倍，並且隨著摩爾定律的放緩，這個增速也在放緩。這就導致了每年超過5倍增長的AI算力需求與兩年一倍的電晶體密度提升之間的巨大差異，因此，必須通過先進工藝迭代之外的路徑來彌補。
台積電的應對之策：製程、封裝與光互連三線並進
羅鎮球將台積電的應對策略概括為三個層面的技術平台：先進製程、先進封裝和光互聯技術。
在先進製程方面，台積電仍在推動摩爾定律的繼續前進，最新的2nm（N2）製程已於2025年第四季度進入大規模量產，採用第一代奈米片（Nanosheet/GAA）電晶體技術，在高雄Fab 22與新竹廠同步生產。與N3E相比，N2在同等功耗下速度提升10%-15%，同等速度下功耗降低25%-30%，晶片密度增加超過15%。後續節點規劃包括N2P（2026年下半年量產）、A16（1.6nm級，採用背面供電），以及更遠的A14/A13/A12節點，均在2030年之前陸續推出。
正如前面所指出的，僅僅依靠先進製程工藝的迭代，已經不足以支撐AI算力的需求。因此，先進封裝和異構整合、光互聯成為了提升算力的新路徑。
比如3D封裝，需要把不同的晶片以垂直堆疊的方式封裝在一起，從而增加整個SoC的算力。羅鎮球指出，現在單一晶片已有數百億電晶體，預計2030年將出現單個封裝內含多個晶片堆疊、超過1兆個電晶體的系統級封裝。雖然這會帶來堆疊、散熱等方面的問題需要解決。
在先進封裝之外，在晶片和晶片之間，我們還可以通過光互聯的方式來取代銅線的互聯，從而能夠更好地將更多的算力晶片整合在一起，形成一個完整的算力系統，從而實現以數量疊加來應對算力高速增長的需求。
台積電的先進封裝技術矩陣包括：InFO、SoW、CoWoS系列2.5D封裝，System-on-Wafer（Chip on Wafer和Wafer on Wafer）等晶圓級3D封裝方案。散熱、整合、堆疊良率是持續攻堅的工程難題。
在光互連技術方面，台積電正推動以光互連取代銅線實現晶片間高速通訊。羅鎮球描述了光互連的演進路徑：先用於封裝外（off-package）連接，再進入封裝內（in-package），最終將光引入晶片內部特定區域。這是突破電互連頻寬瓶頸、支撐AI算力指數級增長的關鍵技術方向。
台積電與新思科技的協同設計生態
羅鎮球強調，晶圓製造技術的單點突破不足以應對算力渴求，設計生態的協同重構同等關鍵。台積電與新思科技自1986年（新思）/1987年（台積電）成立之初即建立合作關係，在AI時代這一夥伴關係更加緊密。
在演講中，羅鎮球回顧了晶片設計方法的歷史演變。他指出，過去做好一個設計，從電晶體選型、布線、時序到功耗與性能的權衡，“很多都是通過過往經驗，這裡要放這麼高的cell，那個線要怎麼拉，這個power要怎麼做，都是用老師傅的方法在做”。但這種依賴經驗的方式，在面對先進製程下的複雜設計空間時已難以為繼。
台積電與新思科技合作推出的DSO.ai（Design Space Optimization），正是對這一痛點的回應。
羅鎮球解釋了其運作邏輯：“你在design space裡面有很多種組合，不同的cell、不同的位置、不同的track、不同的package，還有不同的PPA繞法。在這樣子的情況之下，我們利用AI做最佳化，幫各位找答案，讓你的PPA——power、performance跟area能夠做到最佳。”
他透露：“客戶設計的速度經由DSO.ai的方式，確實可以比較快，面積可以比較小，功耗可以比較低。平均功耗相比之前可以降低7%。”
此外，對於設計人員經驗要求更高的模擬電路設計，新思科技的ASO.ai 則是業界首個將 AI 驅動的自動化真正落地到模擬與混合訊號（AMS）設計全流程的工具。它主要解決的就是模擬電路設計中長期依賴“老師傅手藝”、高度依賴人工試錯的效率瓶頸問題。
“經由新思的Analog設計工具，能夠讓你的模擬電路從上一個節點，很順利地邁到新的工藝節點上去，節省各位設計的時間以及認證的時間。”羅鎮球解釋道。這意味著，當模擬晶片從一代製程遷移到下一代時，設計團隊不必從零開始重新摸索工藝特性，EDA工具可以幫助平滑過渡。
此外，新思科技也開始將智能體AI融入到了產品當中，推出了覆蓋從晶片到系統的智能體產品組合，進一步幫助客戶加速晶片設計及驗證。
如果說新思科技的DSO.ai和 ASO.ai 以及智能體平台解決的是具體的設計和驗證問題，那麼DTCO（Design Technology Co-Optimization，設計與工藝協同最佳化）則涉及更根本的難題——如何讓設計意圖與製造工藝在早期階段就實現對齊。
羅鎮球坦言，DTCO“事實上是一個相對比較難解決的問題”，但台積電與新思科技“也持續在努力”。
“我想各位晶片設計工作者，跟晶圓製造廠，跟EDA公司，事實上我們就是合在一起做迭代的。我們一定想辦法讓各位能夠做出最高效的產品，而且在最快的時間裡面能夠做出來，這是台積電跟新思共同在努力的目標。”羅鎮球說道。
在這一階段，台積電的角色是“負責的部分”——不斷精進工藝，“讓算力變快，讓溫度降低，讓功耗變小，讓密度變大”。新思科技的角色則是“re-engineering the future”，協助重構設計生態，讓客戶“time to market”很快地把產品做出來，“time to value”很快地讓你的產品有價值”。
羅鎮球強調，當製程逼近物理極限、設計複雜度指數級上升時，單靠晶圓廠“把電晶體做小”或單靠EDA公司“把工具做好”，都不足以應對AI時代的算力需求。真正的突破來自晶圓廠、EDA廠商、晶片設計廠商三方的深度協同設計（Co-design）。
羅鎮球的演講也呼應了新思科技總裁兼首席執行長蓋思新（Sassine Ghazi）提出的三大創新方向：Agentic AI（AI智能體）、Co-design（協同設計）和電子數字孿生。其中，Agentic AI加速融入工程研發流程，提升工程生產力；Co-design推動晶片、軟體與系統協同最佳化；電子數字孿生則通過高保真模擬和多物理場分析，加速產品設計、驗證與落地。 (芯智訊)