🔷從Cu/Ni介面、IMC與Kirkendall空洞，到RDL/UBM電遷移可靠

🔷Sn-Bi低溫銲接加速演進，Hot Tear與Bi偏析成為新挑戰

最近在梳理先進封裝技術時，小編髮現，封裝越先進，焊點反而越容易成為可靠性的關鍵瓶頸。隨著互連尺寸不斷縮小、電流密度持續提升，過去看似普通的銲接工藝，正在演變成一場涉及IMC、Kirkendall空洞、電遷移、RDL/UBM設計以及低溫焊料的系統性挑戰。尤其是Sn-Bi低溫銲接逐漸受到關注之後，Hot Tear、Bi偏析等新的失效問題也開始浮現。

今天，小編就結合這份資料，帶大家系統看看：先進半導體封裝走向高密度、微間距之後，究竟該如何實現高可靠銲接？

一、這份材料真正想說明什麼？

核心並不是單純介紹“焊料”，而是圍繞一個更重要的問題展開：先進半導體封裝進入微型化、高電流密度與低溫工藝時代後，焊點可靠性越來越由介面微觀結構、材料體系與互連設計共同決定。 文件系統討論了 IMC（金屬間化合物）、Kirkendall 空洞、電遷移（EM）、低溫焊料（LTS）等關鍵失效機制，並給出了相應的材料與結構最佳化思路。

二、先進封裝銲接的核心矛盾：尺寸越來越小，介面反應卻越來越重要

隨著 WLCSP、Flip Chip、eWLB 等封裝中的焊點和互連尺寸不斷縮小，焊點內部的“體材料”佔比下降，而 Cu/焊料、Ni/焊料、UBM/焊料等介面的影響迅速上升。因此，可靠性已經不能簡單理解成“焊料強度夠不夠”，而需要研究 IMC生長、原子擴散、晶粒結構、空洞形成以及電流驅動下的材料遷移。

文件首先以 Cu UBM 為例說明這一問題：Cu 晶界是原子快速擴散通道，細晶 Cu 擁有更多晶界，會加快擴散以及 IMC 生長，同時增加 Kirkendall 空洞形成的可能性。長期熱老化後，甚至可能進一步發展成 IMC/UBM 介面分層。

因此，這份材料傳遞出的第一個重要觀點是：先進封裝可靠性必須從“焊料配方控制”進一步深入到 Cu 電鍍、晶粒尺寸、雜質和 UBM 微觀結構控制。

三、IMC不是越少越好，關鍵在於控制“種類、厚度和生長方式”

銲接過程中不可避免會形成 Cu₆Sn₅、Cu₃Sn 等 IMC，它們是形成冶金結合所必需的，但過快生長、過厚或者發生剝落，就會成為可靠性薄弱點。

尤其值得注意的是 Cu/Ni/Sn 之間複雜的互動作用。Ni進入 Cu₆Sn₅ 後會形成 (Cu,Ni)₆Sn₅，Ni含量增加會改變 IMC 的組成和厚度；隨著反應持續，甚至可能出現 massive spalling（大規模IMC剝落）。文件進一步指出，當焊料中的 Cu 被逐漸消耗時，更容易發生這種 IMC 剝落現象，而提高適當的 Cu 含量能夠對其進行抑制。

材料體系也並不限於傳統 Cu。報告還討論了 Co-P介面材料，以及不同 Cu 結構對 Kirkendall Void 的影響。例如直流電鍍形成的納米晶 Cu 與商業電鍍 Cu 表現出不同的空洞行為，雜質會降低空位形成能，同時阻礙晶粒長大，從而增加晶界數量並促進 Kirkendall 空洞形成。

所以這裡的核心不是簡單地“抑制IMC”，而是Cu微結構 → 原子擴散 → IMC形成與生長 → Kirkendall Void → 裂紋/分層 → 焊點失效，這是一條完整的可靠性鏈條。

四、電遷移正在成為先進封裝微互連最關鍵的可靠性問題之一

隨著焊點尺寸下降、電流密度提高，Electromigration（EM，電遷移）的重要性明顯提升。報告用較大篇幅討論了 Back Stress、Sn晶粒取向、RDL結構、UBM厚度以及互連尺寸對EM壽命的影響。

一個非常重要的結論是：Sn具有非常強的晶體各向異性。 當 Sn 晶粒 c-axis 與電子流方向平行時，Cu、Ni沿該方向的擴散速度會顯著提高，從而造成 UBM/IMC快速溶解並導致早期失效。文件將失效機制分為兩類：一種主要由 Sn 自擴散產生介面空洞；另一種則由 Cu/Ni 在 Sn 中快速擴散造成 UBM 與 IMC快速消耗，後者可能導致更早的電氣失效。

另一方面，Back Stress（反嚮應力）可以抑制電遷移。短互連、較高原子堆積約束能夠產生更強 Back Stress，因此某些短焊點反而表現出更好的EM可靠性。

這意味著先進封裝電遷移已經不是單純的“材料問題”，而是典型的 材料 × 晶體結構 × 電流密度 × 幾何設計耦合問題。

五、RDL、Via和UBM設計，可以讓電遷移壽命出現數倍乃至一個數量級差異

報告非常強調 Design for Reliability。同樣的材料體系，僅僅改變 RDL、Via、UBM和焊盤幾何結構，就可能大幅改變可靠性。

例如在 eWLB 結構中，90 μm RDL Via 的 MTTF 可以達到30 μm Via的大約4倍；原因之一就是更大的互連面積能夠降低局部電流密度。   同樣，採用更大的 RDL taper，可以降低電流進入焊球時的電流擁擠，使 t50 提升約4倍。

增加 Cu RDL/UBM 厚度的效果更加明顯。報告展示的案例中，更厚的 Cu 層能夠延遲空洞形成，使平均失效時間提升約10倍。

因此報告實際上給出了一個很清晰的先進封裝 EM 最佳化路線：增大 Pad Opening → 增大 Via直徑 → 最佳化RDL Taper → 增厚Cu UBM/RDL → 降低局部Current Crowding → 提高Back Stress/降低有效電流密度 → 延緩Void形成 → 延長互連壽命。

報告最終也明確總結，增大 chip/RDL pad opening、Cu UBM厚度、solder/RDL via直徑以及採用更大的 taper trace，都有助於提高互連壽命。

六、低溫銲接正在成為先進封裝的重要方向，但Sn-Bi體繫帶來全新的可靠性問題

報告後半部分重點轉向 Low Temperature Soldering（LTS），特別是 Sn-Bi 系低溫焊料。它的價值在於降低回流溫度和熱預算，但低溫並不意味著可靠性問題自然消失，而是失效模式發生了變化。

首先是電遷移。報告比較不同 Sn-Bi 配方及表面處理後指出，Sn含量更高的 Sn30Bi 相比 Sn57Bi具有更好的EM抗性；同時表面處理對EM影響明顯，NiPdAu、不同厚度NiAu以及Cu表現出不同可靠性。形成均勻、緻密的IMC阻擋層，能夠更有效阻止 Cu/Ni 穿過 Sn 擴散，從而改善電遷移可靠性。

其次是熱循環。報告引用的實驗中，在 −40℃～125℃ TCT 條件下，均質 Sn-Bi 焊點的熱循環壽命優於均質 SAC，而 Sn-Bi/SAC 混合焊點表現較弱。也就是說，混合焊料體系並不一定能簡單繼承兩種材料各自的優點，反而可能形成新的薄弱介面。

更值得關注的是 Hot Tear（熱撕裂）與Bi Stratification（鉍偏析）。Bi分佈、FCBGA動態翹曲、焊料凝固溫度窗口以及回流冷卻速率之間會發生耦合，從而導致介面熱撕裂。因此低溫銲接的核心難題已經從“能不能在更低溫度銲接”，升級為如何同時管理材料凝固、Bi偏析、封裝翹曲和介面應力。

報告給出的方向包括：選擇更窄的 pasty range、採用儘可能低且合理的回流峰值溫度、適當提高冷卻速度，並最佳化表面處理；部分條件下 OSP 相比 ENIG 更容易促進早期 β-Sn 形核，從而加劇 Hot Tear。

七、全文最終指向：先進封裝銲接已經從“焊料技術”升級為“介面與互連可靠性工程”

先進半導體封裝的高可靠銲接，本質上已經不是尋找一種“更好的焊料”，而是同時控制焊料合金、Cu/Ni/Co-P介面、IMC、晶粒結構、Kirkendall Void、電遷移、RDL/UBM幾何結構以及回流溫度與封裝翹曲。

尤其進入 Chiplet、2.5D/3D封裝、高密度RDL和更細Pitch互連之後，互連越來越小、電流密度越來越高，過去可以忽略的晶粒取向、IMC厚度、Cu雜質、Via尺寸以及局部Current Crowding，都可能成為決定壽命的關鍵變數。

所以這份報告真正想建立的是一套“先進封裝焊點可靠性設計方法論”：前端通過材料與表面處理控制介面反應，中間通過Cu微結構與IMC工程控制擴散和空洞，結構端通過RDL、Via、UBM和焊盤設計降低電遷移，工藝端再通過回流溫度、冷卻速率與翹曲管理解決低溫銲接的 Hot Tear 等問題。最終目標，是從單純解決“焊得上”，轉向解決“微型化以後還能長期可靠地工作。

小編總結

先進封裝越往高密度、微間距和高電流方向發展，銲接可靠性的核心就越從“焊料本身”轉向“材料—介面—微結構—互連設計—工藝”的協同最佳化。 (芯聯匯)