🔷從F-N隧穿、Vt控制到3D NAND高層堆疊，拆解Flash記憶體底層技術
🔷聚焦可靠性、QLC/PLC、CuA與WoW，展望下一代NAND Scaling路線
在AI大模型、資料中心和高性能計算持續推高記憶體需求的今天，NAND Flash正在迎來一場從器件結構到製造工藝的深層變革。從早期的2D NAND、Floating Gate，到如今的3D NAND、Charge Trap、TLC/QLC以及數百層垂直堆疊，NAND提升記憶體密度的方式已經從“橫向微縮”全面轉向“縱向堆疊”。但層數越堆越高，新的問題也隨之出現 高深寬比刻蝕、Vt漂移、Program/Read Disturb、資料保持、橫向電荷遷移以及寫入性能，都在成為下一階段Scaling的關鍵瓶頸。
今天，小編就結合這份美光技術資料，從NAND最底層的F-N隧穿與Program/Erase原理講起，一路拆解3D NAND結構、Charge Trap、可靠性、高層堆疊、QLC/PLC、CuA、WoW等關鍵技術，並進一步看看一個更值得關注的方向——當Flash不再只是“存資料”，而開始參與AI存內計算，NAND的下一場技術變革究竟會走向那裡。
一、這份材料真正想說明什麼？
這份美光技術資料是一份比較完整的 NAND Flash 技術入門 + 3D NAND架構 + 可靠性 + AI應用 + 未來技術路線 教學。全文的邏輯非常清晰：先解釋 NAND 為什麼能記憶體資料，再進入 2D→3D NAND 的結構演進，隨後討論可靠性問題，最後延伸到 AI/ML 與未來 NAND Scaling 路線。文件本身將內容劃分為 Introduction、NAND Fundamentals、NAND Reliability Issues、Flash Memory for AI/ML、Future Trends 五大部分。
二、NAND Flash的核心價值：低成本、高密度的非易失記憶體
文章首先建立 NAND Flash 的基本定位：它屬於非易失性記憶體器（Non-Volatile Memory），即斷電之後依然能夠保存資料。相比 SRAM 和 DRAM，NAND 的訪問延遲更高，因此主要承擔“記憶體”而不是高速工作記憶體的角色，但它的核心優勢是成本更低、容量更容易做大，因此廣泛應用於 USB、SD卡、手機嵌入式記憶體以及 SSD 和資料中心記憶體。
整個 NAND 技術的發展，本質上可以理解為一個持續提高 Bit Density（單位面積記憶體位數） 的過程。從最早 SLC，到 MLC、TLC、QLC，再從平面 2D NAND 轉向垂直堆疊的 3D NAND，核心目標都是：在儘可能低的成本下記憶體更多資料。
三、NAND的底層原理：通過記憶體電荷改變電晶體閾值電壓
文章第二部分重點解釋 NAND Flash 為什麼能夠“記住”0和1。
傳統 NAND 的核心器件是 Floating Gate Transistor（浮柵電晶體）。浮柵被絕緣介質包圍，當電子被注入浮柵之後，即使外部電源消失，電子仍然能夠保留下來，從而改變電晶體的閾值電壓 Vt。讀取時通過判斷電晶體在特定柵極電壓下是否導通，就可以判斷其中記憶體的資料。
而 NAND 的 Program/Erase 核心機制則是 Fowler–Nordheim（F-N）Tunneling。在足夠強的電場作用下，電子能夠穿過氧化層勢壘，實現電荷的注入或移除。文件特別指出，F-N Tunneling 的程式設計效率非常高，接近100%。
在實際寫入過程中，NAND並不是簡單地一次施加高電壓，而是採用 ISPP（Incremental Step Pulse Programming，增量階躍脈衝程式設計）逐步增加 Program Voltage → Program → Verify → 再增加電壓 → 再 Verify。
這樣可以更加精確地控制 Cell 的 Vt 分佈。文件同時指出，Program 是以 Page 為單位進行的，而 Erase 則以 Block 為單位進行。
這也是理解現代 NAND 的一個關鍵：NAND技術競爭，很大程度上就是對越來越密集的 Vt Window 進行精確控制的能力競爭。
四、2D NAND走向3D NAND：從“橫向微縮”轉向“縱向堆疊”
這是整份資料非常重要的一條技術主線。
傳統 2D NAND 主要依賴平面尺寸不斷縮小提高記憶體密度，但隨著尺寸進入非常小的尺度，Cell之間的干擾、浮柵耦合以及工藝難度迅速增加。因此產業最終選擇了一條完全不同的路線 不再單純橫向縮小 Cell，而是把 NAND Cell 向 Z 方向堆起來。
通過大量結構圖解釋了 2D NAND → 3D NAND 的變化。3D NAND採用垂直 Channel、Control Gate、Charge Trap等結構，把原本平鋪在晶圓表面的記憶體單元轉變為垂直堆疊結構。
與此同時，記憶體介質也發生變化。
2D NAND時代大量採用導電 Poly-Si Floating Gate；進入3D NAND之後，則更多採用基於 SiN 的 Charge Trap（CT）。原因包括 更容易Scaling、無需在相鄰Cell之間單獨隔離記憶體層、Memory Hole尺寸可以更大、製造更加容易，同時鄰近Cell之間的耦合更低。
製造流程圖進一步說明，3D NAND 的技術難點已經從傳統二維微縮，逐漸轉向：多層薄膜沉積 → Pattern → Memory Hole深孔刻蝕 → Channel/Oxide/Charge Trap Layer沉積 → Bit Line Contact製造。
因此，隨著3D NAND從幾十層走向數百層乃至更高層數，高深寬比刻蝕、薄膜沉積、層間一致性以及Memory Hole工藝的重要性持續提高。
五、NAND真正的技術難點：不是“能不能存”，而是Vt能不能長期保持穩定
文章第三大部分集中討論 NAND Reliability，也是整篇最有技術含量的部分之一。
作者給出的核心判斷非常明確，NAND Cell是否可靠，本質取決於閾值電壓 Vt 是否穩定。
SLC、MLC、TLC、QLC本質上都是利用不同的 Vt Distribution 表示不同資料狀態。隨著單Cell記憶體Bit數增加，能夠分配給每個狀態的Vt窗口越來越窄，所以任何導致Vt移動或者分佈變寬的現象，都可能造成讀取錯誤。
文件重點討論了三類可靠性問題。
🔷第一類是 Program Disturb。在對目標Cell進行程式設計的時候，相鄰或者未選中的Cell也可能受到高電壓影響，從而發生不希望出現的Vt漂移；隨著Program Pulse數量增加，這種影響可能進一步累積。
🔷第二類是 Read Disturb。讀取某個Cell時，未選中的Cell需要施加 Vpass，長期大量讀取可能產生類似“Soft Programming”的效果，其中低Vt狀態、特別是Erase State更容易受到影響。
🔷第三類也是更加重要的一類：Data Retention（資料保持）。
隨著時間推移，Charge Trap Layer中的電子可能逐漸流失，導致Vt發生漂移，最終造成資料錯誤。文件把Charge Loss進一步分成 垂直方向：Trap Assisted Tunneling（TAT）、Charge De-trapping；橫向方向：Lateral Charge Migration（LCM）。
其中作者特別強調，隨著 NAND 不斷 Scaling，LCM（橫向電荷遷移）可能成為越來越主要的Charge Loss機制，而且它與溫度高度相關。
所以未來 NAND Scaling 並不是簡單“繼續增加層數”就可以解決，而需要同時處理電荷保持、Vt Window、Cell間干擾、溫度以及P/E Cycling帶來的退化問題。
六、Flash正在從“記憶體器”走向AI計算器件
這份資料一個比較有意思的部分，是專門討論了 Flash Memory for AI/ML。
傳統 NAND 的任務是“保存資料”，但作者進一步提出，Flash Cell本身也可以承擔部分計算功能。
DNN神經網路的核心運算之一是 Vector Matrix Multiplication（VMM）。如果把神經網路的 Weight 程式設計到 Flash Cell 的不同電導狀態中，那麼輸入電壓與器件電導的乘積就可以形成電流，再通過 Bit Line 彙總多個Cell的電流，實現類似模擬域的 MAC（Multiply-Accumulate）運算。換句話說 Flash不再只是Memory，而可能成為Compute-in-Memory / In-Memory Computing的一部分。
資料分別介紹了 NOR Flash 和 NAND Flash 兩種AI實現思路。其中NOR方案強調能源效率，而NAND方案則強調高密度，並引用研究展示了 NAND-based Synaptic Architecture 在相關實驗中相較 RRAM 實現的精度表現。
這意味著 Flash未來可能同時存在兩條價值路線 大容量資料記憶體 + AI存內計算。
七、未來3D NAND競爭：從“堆更多層”進入“物理Scaling + 邏輯Scaling + 架構Scaling”
最後實際上給出了整份文件最值得關注的產業技術路線。
作者把未來 NAND Scaling 分成兩個主要方向。
🔷一條是 Physical Scaling（物理微縮），包括 XYZ 三個方向的Scaling、增加Stack Height，以及解決 High Aspect Ratio Etch、Layer-to-Layer Variation、LCM 等問題。因此作者明確指出Fab Process Improvements are the key。
🔷另一條是 Logical Scaling（邏輯Scaling）：SLC → MLC → TLC → QLC → PLC？→ HLC？
也就是在不一定增加Cell數量的情況下，讓每個Cell記憶體更多Bit。這條路線的關鍵則變成Cell Device Engineering。
但層數和Bit/Cell繼續增加以後，又會產生新的性能瓶頸。例如 QLC需要進一步降低 Tprog（Program Time），否則寫入頻寬會受到限制。
因此未來架構層面的創新也越來越重要。文件特別提到了 CuA（CMOS under Array）已經廣泛採用 → WoW（Wafer-on-Wafer）技術正在推進 → Block Size持續增加後需要新的Block管理方案 → Block-by-Deck正在開發。
這意味著3D NAND競爭正在從單純的“誰的層數更高”，轉向Cell + 材料 + 刻蝕 + 沉積 + CMOS外圍電路 + 晶圓堆疊 + Block架構的系統級競爭。
小編總結
NAND Flash正在經歷從二維微縮到三維堆疊、從Floating Gate到Charge Trap、從單純增加層數到物理Scaling與邏輯Scaling協同發展的技術變革；隨著3D NAND進入超高層時代，真正決定下一階段競爭力的已經不只是“堆多少層”，而是高深寬比刻蝕、層間一致性、電荷保持、Vt控制、QLC/更高Bit Cell、CMOS架構以及WoW等系統級技術，同時Flash也開始從傳統資料記憶體向AI存內計算延伸。(芯聯匯)