隨著AI資料中心對DRAM容量和頻寬的需求持續攀升，記憶體晶片廠商正在加速探索下一代DRAM的微縮路徑。然而，在長鑫記憶體剛剛宣佈4F²架構突破、產品預計年底亮相之際，美國記憶體晶片巨頭美光科技卻作出了不同選擇：不再推進4F²架構的商業化路線，轉而延續現有6F²架構的演進，並將晶圓鍵合和3D DRAM列為未來的重要技術方向。
當地時間10月21日，美光舉行技術路線圖網路研討會，公佈未來多代DRAM、HBM和NAND技術的發展規劃。美光總裁兼首席技術與產品官斯科特·德博爾（Scott DeBoer）在會上表示，公司過去20年一直在研究4F² DRAM，也曾製造原型產品進行比較，但由於該路線面臨複雜度、成本及進一步微縮的限制，美光最終選擇不予推進。
Scott DeBoer還指出，4F²架構相較傳統6F²架構的密度優勢存在被高估的情況，DRAM的位密度在很大程度上取決於記憶體電容的間距和尺寸，而非單純取決於電晶體單元採用4F²還是6F²佈局。
這意味著，美光並非簡單地放棄DRAM微縮，而是正在重新評估先進DRAM的技術演進路徑：與其投入更多資源攻克4F²架構的製造難題，不如繼續推進現有架構的製程微縮，並在適當時機通過晶圓鍵合和三維整合突破平面DRAM的物理限制。
一、4F²為何曾被視為下一代DRAM的重要方向？
傳統DRAM記憶體單元通常由一個電晶體和一個電容器構成，即常說的1T1C結構。隨著製程不斷微縮，記憶體單元的面積持續縮小，但電晶體之間的電氣干擾、漏電流控制、製造工藝複雜度，以及電容器維持足夠電荷記憶體能力的要求，都使進一步微縮越來越困難。
在傳統6F²佈局中，單個記憶體單元的理論佔地面積為6F²；而4F²架構則試圖將這一面積縮減至4F²。其中，F通常代表與單元佈局相關的最小特徵尺寸。
從理論上看，4F²相較6F²可將單元佔地面積減少約三分之一。在其他條件相同的情況下，這意味著單位面積可以容納更多記憶體單元，從而提升DRAM晶片的記憶體密度。
為實現這種更緊湊的佈局，4F² DRAM通常需要採用垂直溝道電晶體等結構創新，重新安排記憶體單元中電晶體及互連的佈局。三星電子和SK海力士均已公開推進相關技術研究，希望借此延續10奈米級DRAM的微縮排程。
中國DRAM晶片大廠長鑫記憶體（CXMT）近日也宣佈，其4F²技術取得進展，並計畫在2026年底前推出採用該架構的伺服器DDR5 RDIMM產品。長鑫記憶體正嘗試通過垂直環繞柵極電晶體等技術解決漏電流問題，以推動4F²架構走向產品化。
不過，理論上的單元面積優勢並不意味著實際晶片密度、性能和成本一定同步改善。4F²架構需要解決電晶體控制、位線耦合噪聲、工藝整合及良率等多重挑戰。尤其是在先進製程下，任何新增的工藝步驟和製造難度，都可能影響最終的成本競爭力。
因此，4F²能否成為下一代DRAM的主流架構，最終仍要由實際製造表現和商業經濟性決定。
二、美光為何認為4F²的密度優勢被高估？
在10月21日的技術路線圖研討會上，Scott DeBoer給出了美光不推進4F²架構的核心理由。
他表示，美光過去20年一直在研究4F² DRAM，也曾開發原型產品進行比較，但最終沒有選擇這條路線，主要原因是其複雜度和成本更高，同時進一步微縮的可行性存在限制。
Scott DeBoer特別強調，決定DRAM位密度的關鍵因素之一，是記憶體電容的間距、尺寸和幾何結構，而不是電晶體單元究竟採用4F²還是6F²佈局。
換而言之，即使將記憶體單元的電晶體佈局從6F²改為4F²，如果電容器的尺寸和間距仍然受到相同約束，整體記憶體密度也未必能夠獲得與理論面積縮減相對應的提升。
他認為，在某些較早的製程節點上，4F²架構確實可以帶來一定優勢，但其成本和複雜度也更高；當進一步推進到先進製程時，4F²架構會面臨更加根本的微縮障礙。
當然，這並不意味著4F²在任何條件下都沒有價值，而是說明其優勢取決於具體製程節點、器件結構、記憶體電容設計以及製造工藝的整體配合。
對於美光而言，如果4F²架構無法在先進製程下帶來足夠的實際密度提升，卻需要付出更高的製造成本和工藝複雜度，那麼繼續投入資源推進這一架構，就未必是最優的技術選擇。
需要指出的是，美光的判斷屬於其自身的技術評估，並不意味著三星、SK海力士或長鑫記憶體的4F²路線沒有優勢。不同廠商在電晶體結構、工藝整合、材料和製造能力方面存在差異，最終結果仍需由產品及量產資料驗證。
三、跳過4F²之後，美光將如何推進DRAM微縮？
美光的技術路線並不是停止平面DRAM的演進，而是繼續推進現有架構的製程微縮，並結合晶圓鍵合等技術提高整合度。
根據10月21日公佈的路線圖，美光下一階段的DRAM技術發展主要包括三個層次：繼續推進下一代製程節點、將晶圓鍵合引入後續DRAM節點、最佳化外圍電路，以及探索3D DRAM。
1. 2027年下半年推進1δ DRAM
美光計畫在2027年下半年開始爬坡新一代1δ（1-delta）DRAM製程（第七代 10nm 級工藝節點），初期生產地點為美國愛達荷州博伊西。
Scott DeBoer表示，這是美光連續第五代保持行業領先地位的DRAM製程節點，是“全球最先進的DRAM製程”。該節點同時採用了埃米級工藝控制、先進HKMG（高K金屬柵極）CMOS技術以及新材料，以實現更優的功耗、性能與成本組合。預計相比早期的1y節點可實現約20%至30%的位密度提升，從而最佳化了成本。
在應用與產品賦能方面，1δ工藝是美光面向AI時代的重要底層基座。它將通過先進的TSV（矽通孔）技術和熱感知設計，直接支援下一代HBM5（第五代高頻寬記憶體），以及針對AI推理場景的新型vHBM（垂直HBM）和vEIM（垂直邊緣推理記憶體）等差異化產品的製造。此外，該節點還將賦能下一代LPDDR移動記憶體、DDR以及專為AI高負載工作設計的高密度圖形與記憶體模組，全面覆蓋從資料中心到邊緣AI的算力需求。
這表明，美光仍然希望通過傳統DRAM製程演進，在未來數年內持續改善記憶體密度和產品性能，而不是立即將重心轉向完全不同的記憶體單元架構。
2. 通過晶圓鍵合延續後續DRAM節點
在1δ之後，美光還在推進採用晶圓鍵合技術的後續DRAM節點1ε（1-epsilon）。
晶圓鍵合可以將不同晶圓或晶片層進行連接，為器件結構最佳化、外圍電路佈局和三維整合提供更多設計空間。其價值不只是縮小單個電晶體，還包括重新安排記憶體陣列和外圍電路之間的關係。
不過，晶圓鍵合本身也會帶來新的工藝挑戰，包括鍵合介面質量、對準精度、熱預算、互連可靠性和製造成本等。能否將其優勢轉化為量產收益，仍取決於具體設計和工藝整合。
美光將晶圓鍵合引入後續DRAM節點，反映出其希望在延續現有記憶體單元架構的同時，通過器件和製造工藝的重新組合，尋找新的密度提升空間。
3、2030年外圍邏輯電路性能提升10倍
美光還公佈了針對DRAM外圍電路（CMOS邏輯層）的截至2030年的技術演進路線圖，預計到2030年其DRAM的外圍CMOS邏輯電路性能將實現超過10倍（>10x）的跨越式提升。
美光的CMOS工藝將從2020年的基線多晶矽（Poly SiON）起步，依次經歷三代HKMG（高K金屬柵極）技術的最佳化，最終在2030年前後躍升至第一代和第二代3D CMOS結構。圖中紫色的性能增長曲線直觀地反映了這一指數級上升趨勢，而上方的電晶體截面示意圖則展示了晶片結構如何從傳統的平面形態，逐步演變為更複雜、整合度更高的3D立體架構。
美光強調，這項底層CMOS技術的加速演進是實現“未來差異化產品需求”的關鍵。它是美光維持AI記憶體領導地位的基石，通過提供多節點的功耗與性能優勢，滿足未來AI算力對極致記憶體頻寬的龐大需求。這表明，美光正試圖通過將DRAM的邏輯層設計推向類似先進邏輯代工廠的3D晶片等級，來打破傳統記憶體的性能瓶頸，為下一代AI硬體奠定底層基礎。
4、3D DRAM成為美光的長期備選路線
除了製程微縮、晶圓鍵合、最佳化外圍電路，美光還將3D DRAM列入未來技術路線圖。
根據Scott DeBoer在研討會上的介紹，3D DRAM被安排在1ζ（1-zeta）和1η（1-eta）節點之間的技術規劃中。不過，他特別強調，3D DRAM實際上是一條平行研發路線，而不是已經確定要在某個節點立即取代傳統DRAM的既定計畫。
美光將根據技術成熟度、產品需求、成本和器件性能等因素，決定何時將3D DRAM真正引入商業產品。
3D DRAM的基本思路，是通過垂直方向的結構整合，突破傳統平面記憶體陣列在面積、互連和器件佈局方面的限制。與單純縮小平面記憶體單元不同，三維整合有機會在垂直方向增加記憶體單元或最佳化外圍電路佈局。
但3D DRAM並不是簡單地把現有DRAM晶片堆疊起來。DRAM還需要滿足電容記憶體、刷新、讀寫速度、訊號完整性和散熱等要求，三維結構會進一步增加工藝整合的複雜度。
因此，3D DRAM雖然被視為突破平面微縮限制的重要方向，但其量產時間、具體結構和成本優勢仍存在不確定性。
美光目前沒有給出3D DRAM明確的商業化時間表，而是將其作為一條與傳統DRAM製程微縮平行推進的技術路線。這也意味著，在未來若干年內，美光仍將依靠現有DRAM架構及其持續演進來滿足市場需求。
四、探索垂直HBM
在此次技術路線圖研討會上，美光還介紹了垂直HBM（Vertical HBM）等新型記憶體產品方向。
與傳統HBM主要通過堆疊DRAM裸片、再與處理器或加速器進行封裝整合不同，垂直HBM的設想是將記憶體能力直接整合在處理器之上，以縮短資料傳輸路徑、提高頻寬，並與處理器進行更深層次的協同設計。
這一方向與3D DRAM存在聯絡，但兩者並不是同一種技術。
3D DRAM重點關注DRAM記憶體陣列本身如何通過三維結構突破傳統平面微縮的限制；垂直HBM則側重於如何將高頻寬記憶體與處理器進行更緊密的三維整合，最佳化整個計算系統的資料傳輸能力。
對於AI加速器而言，記憶體頻寬、容量和能效已成為影響系統性能的重要因素。隨著模型規模擴大、推理任務增加，傳統封裝結構中的互連距離、封裝面積和功耗限制也日益突出。
美光探索垂直HBM，說明其技術戰略不再侷限於提高DRAM單元密度，而是希望從記憶體器件、封裝整合到計算系統協同設計等多個層面，提升記憶體產品的競爭力。
不過，垂直HBM的具體量產時間、最終產品結構和性能優勢，仍需後續產品資訊進一步驗證。
五、長鑫記憶體推進4F²，三星和SK海力士如何應對？
美光不同的DRAM架構技術選擇，也使DRAM行業未來的競爭路線更加多元化。
三星電子和SK海力士已經公開研究4F²相關架構，希望通過垂直溝道電晶體等技術，延續先進DRAM的微縮排程。美光則認為，4F²的潛在密度收益不足以抵消其在先進製程中的複雜度和成本，因此選擇不再推進這一商業化路線。
與此同時，中國長鑫記憶體也在積極推進4F²技術，並計畫在2026年底前推出採用該架構的伺服器DDR5 RDIMM產品。
但需要注意，發佈產品計畫、完成原型驗證、實現穩定量產是三個不同階段。長鑫記憶體能否按期推出產品，以及其良率、容量、速度、可靠性和單位成本能否達到市場要求，目前仍需要更多實際資料驗證。
同樣，三星和SK海力士的4F²路線能否取得預期收益，也不能僅憑架構名稱或研發進度判斷。
從產業競爭的角度看，4F²不應被簡單理解為一條必然勝出的技術路線。真正決定競爭力的，是記憶體密度、性能、功耗、良率、資本投入和量產速度之間的綜合平衡。
如果4F²能夠在先進製程中實現更高的實際密度，同時控制工藝複雜度，那麼它仍有商業化價值；如果其優勢無法覆蓋額外的製造成本，那麼其他路線就可能獲得更好的經濟性。
小結：
美光放棄4F² DRAM商業化路線，反映出先進記憶體技術競爭正在發生變化。
過去，DRAM產業主要依靠製程微縮和記憶體單元面積縮減來提高密度。但隨著物理限制逐漸顯現，單純縮小電晶體並不能保證整體記憶體密度持續提升，記憶體電容、外圍電路、互連結構和製造成本都開始成為更重要的制約因素。
美光的選擇，是繼續推進傳統DRAM製程演進，同時探索晶圓鍵合、3D DRAM和垂直HBM等技術，希望從器件結構、製造工藝和系統整合等不同層面尋找突破。
這並不意味著4F²路線已經被證明不可行，也不意味著3D DRAM一定能夠更早實現量產。未來DRAM產業的競爭，仍將取決於不同技術路線在真實產品中的密度、性能、良率和成本表現。
對三星、SK海力士、美光和長鑫記憶體而言，真正的挑戰不是誰率先採用某一種新的技術架構，而是能否將技術方案轉化為可規模化製造、具有競爭力且能夠持續迭代的產品。
隨著AI基礎設施對高頻寬、大容量記憶體的需求不斷增長，DRAM技術競爭也正在從單一的記憶體單元微縮，走向製程、器件、三維整合和系統協同設計的綜合較量。 (芯智訊)