輝達為什麼要“反潮流”？
看到輝達Vera CPU的架構選擇，可能會有人產生這樣的疑問。
過去幾年，Chiplet（多芯粒）逐漸成為高性能伺服器CPU的重要設計路線，許多廠商紛紛加入。
與這一趨勢不同，輝達近期推出的Vera CPU卻選擇將88個CPU核心、統一L3快取和片上互連整合在同一塊計算裸片上，採用單片計算裸片設計。
在Chiplet逐漸成為主流的背景下，輝達為何選擇一條不同的路線？這背後又涉及怎樣的性能與製造取捨？
01 輝達的考量
2026年3月，輝達在GTC大會上正式發佈Vera CPU，將其定位為面向AI智能體、強化學習和資料處理的新一代處理器。隨著AI應用逐漸涉及呼叫工具、運行程式碼、檢索資料和執行複雜任務，CPU需要承擔更多程序執行和任務調度工作，其處理速度也會影響GPU能否持續高效運行。
Vera採用單片計算裸片設計，將88個Olympus CPU核心、164MB統一L3快取和第二代可擴展一致性互連架構（SCF）整合在同一塊計算裸片上。SCF負責連接CPU核心與共享快取，片上雙向頻寬最高達到3.4TB/s。記憶體和I/O子系統則由相鄰的獨立裸片等元件實現。
輝達為什麼會選擇這種設計？
在接受專訪時，Vera團隊談到了資料中心CPU設計重點的變化。隨著雲端運算規模擴大，處理器設計越來越重視核心數量和整體吞吐量，芯粒化也成為擴展處理器規模的重要方式。輝達團隊認為，這一趨勢在一定程度上降低了單線程性能在設計中的優先順序，而AI智能體的興起，讓單個核心的執行效率重新受到關注。
智能體執行任務時，往往需要連續呼叫工具、運行程式碼、查詢資料庫，再根據結果決定下一步行動。這些流程包含序列操作、分支判斷和資料訪問，部分步驟必須等待前序任務完成。因此，即使伺服器能夠平行運行大量任務，單個任務的執行速度仍然會影響整個工作流程。輝達希望Vera能夠更快完成這些CPU側工作，減少關鍵步驟的等待時間。
單片計算裸片為此提供了一種設計思路。由於計算核心、統一L3快取和片上互連位於同一塊裸片上，所有核心都能通過統一的片上網路交換資料，減少跨計算裸片通訊帶來的額外開銷。輝達還通過Olympus核心自身的微架構提升執行效率，包括10寬指令取指與解碼前端、神經網路分支預測器和深度亂序執行等設計，並結合快取預取機制改善資料訪問。核心微架構與片上互連協同工作，共同影響處理器的實際性能。
當然，這種設計也有代價。將88個計算核心、大容量快取和互連集中在一塊裸片上，會增加裸片面積和設計複雜度，製造良率與成本控制也面臨更高要求。相比多芯粒方案，單片計算裸片在計算模組復用、核心規模組合以及不同功能採用不同工藝節點方面，靈活性相對有限。
輝達團隊也表示，公司會根據具體產品需求選擇整合方案。Vera CPU的設計重點，是將計算部分緊密整合，以滿足AI智能體等工作負載對單線程性能、通訊效率和低延遲的要求，同時接受大面積計算裸片在製造與擴展方面的約束。
02 主流CPU整合路線，各有怎樣的權衡？
縱觀整個CPU市場，輝達Vera的選擇，只是當前高性能CPU整合架構當中的一種。AMD和英特爾等公司也在進行探索不同的晶片設計方式，雖然這些設計都在追求更高的整合度與處理器性能，但各家對晶片內部功能的安排有不同的考量。
AMD：以Zen架構為基礎，持續推進Chiplet整合
AMD是較早將Chiplet大規模應用於主流CPU產品的廠商之一。其Zen架構逐步形成了以計算芯粒為基礎的模組化設計路線，通過將CPU計算核心與I/O功能分開，再利用不同裸片組合實現處理器規模擴展。這種設計從Zen 2時期開始得到更廣泛的應用，並逐漸成為AMD Ryzen和EPYC系列高性能處理器的重要架構基礎。
在具體實現上，AMD將多個CPU核心組織在CCX（Core Complex，核心複合體）中，再將其整合到CCD（Core Complex Die，核心復合裸片）上。多個CCD通過中央I/O裸片（IOD）連接記憶體控製器、PCIe等外部介面，並通過Infinity Fabric互連技術完成不同計算芯粒之間的資料傳輸和快取一致性管理。
以EPYC 9005系列為例，AMD通過配置不同數量的CCD，提供不同核心規模的伺服器處理器。計算核心和I/O功能分開設計後，AMD可以根據產品需求調整計算芯粒數量，也能夠讓不同模組採用更適合自身功能的製造工藝。這種模組化方式提高了計算設計的復用率，為處理器產品擴展提供了更大的靈活性。
在此基礎上，AMD還進一步探索垂直堆疊技術。以3D V-Cache為例，AMD通過矽通孔（TSV）和銅對銅直接鍵合，將額外的L3快取裸片堆疊在計算芯粒上方，在有限的封裝空間內增加快取容量。相比單純增加計算芯粒數量，這種方式從垂直方向擴展了晶片的整合能力。
AMD還將Chiplet技術延伸至異構整合。以Instinct MI300A為例，AMD將Zen 4 CPU計算芯粒、CDNA 3 GPU計算芯粒和HBM3記憶體整合在同一封裝中，實現CPU與GPU之間的統一記憶體訪問。不同功能的裸片可以採用各自適合的設計和製造方式，再通過先進封裝組合成完整的計算系統。
從Zen架構的計算芯粒模組化，到3D V-Cache的垂直快取堆疊，再到MI300A的CPU、GPU與HBM異構整合，AMD不斷拓展Chiplet在不同產品中的應用。其技術路線也從計算核心的橫向擴展，逐漸延伸到快取堆疊和多種計算單元的整合。
英特爾：按功能和工藝節點拆分Tile，通過先進封裝組合
英特爾的Chiplet佈局主要圍繞Tile架構展開。Tile可以理解為承擔特定功能的獨立矽模組，英特爾將處理器內部的計算、記憶體和I/O等功能組織在不同Tile中，再通過封裝互連將它們組合成完整的CPU。從至強6系列開始，英特爾全面採用模組化Tile架構，P核和E核產品均採用計算Tile與I/O Tile組合的方式，具體數量根據產品型號有所不同。
以至強6 P核系列Granite Rapids為例，英特爾根據處理器型號配置不同數量的計算Tile。以Granite Rapids AP架構為例，其採用3塊計算與記憶體Tile，以及2塊I/O Tile。計算與記憶體Tile內部整合CPU核心、快取和記憶體控製器，負責主要計算任務及記憶體訪問；I/O Tile則負責UPI、PCIe、CXL等外部高速介面，以及部分資料處理加速功能。不同Tile各自承擔相應的任務，再通過封裝內部的互連完成資料交換。
按照功能拆分Tile，讓英特爾能夠根據產品定位調整計算資源和Tile配置，同時結合不同製造工藝進行組合。 在Granite Rapids AP架構中，計算與記憶體Tile採用Intel 3工藝，I/O Tile採用Intel 7工藝。CPU計算核心對電晶體密度、性能和能效有較高要求，採用更先進的製程有助於提升計算部分的性能；I/O部分則可以根據介面和資料傳輸需求選擇相應工藝。通過這種方式，英特爾能夠分別最佳化不同功能模組，減少所有模組都依賴最先進製程帶來的製造成本壓力。
隨著Tile數量增加，芯粒之間的資料交換也對封裝互連提出了更高要求。為此，英特爾採用EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多晶片互連橋接）技術連接不同Tile。其核心是在封裝基板中嵌入小型矽橋，矽橋內部設有多層金屬布線，晶片通過微凸點與矽橋連接，從而在不同裸片之間建立高密度互連通道。與使用大面積矽中介層的方案相比，EMIB只在需要高速互連的位置設定矽橋，減少了對大面積矽中介層的需求，有利於控制封裝結構和成本，同時支援多個裸片之間的高頻寬通訊。英特爾還發展了Foveros垂直堆疊技術，並在其他封裝方案中探索EMIB與Foveros的結合，進一步拓展多裸片整合方式。
Arm：開放計算子系統與雙芯粒CPU平行推進
Arm的Chiplet佈局有其特殊性。長期以來，Arm主要向晶片設計企業提供CPU核心IP和計算子系統，幫助合作夥伴開發自己的處理器。因此，Arm在芯粒領域的佈局主要圍繞計算模組預整合、介面配置和開放生態展開。近年來，Arm也開始將業務延伸至自有晶片產品，探索不同的芯粒整合方式。
其中，Neoverse CSS（Compute Subsystems，計算子系統）是Arm面向資料中心和伺服器市場推出的預整合計算平台。它將Neoverse CPU核心、核心網狀互連網路（CMN）、記憶體、I/O及相關控制模組進行整合，並經過配置、驗證和性能最佳化。合作夥伴可以在此基礎上，根據產品需求調整核心數量、記憶體配置和I/O介面，再加入自身設計的功能模組，開發定製化處理器。
在芯粒互連方面，Neoverse CSS支援AMBA CHI C2C等裸片間互連介面，可以用於多芯粒處理器和異構計算系統。Arm還通過Arm Total Design生態，聯合晶片設計、EDA工具、晶圓代工和封裝企業，為合作夥伴提供從IP整合到晶片製造的支援。這種方式能夠減少客戶從零開始搭建計算子系統所需的設計和驗證工作，加快定製晶片的開發處理程序。
2026年3月，Arm正式發佈Arm AGI CPU，這是Arm成立35年多以來首次推出自有量產級晶片產品，也標誌著其業務從提供處理器IP和計算子系統進一步延伸到完整CPU產品。Arm AGI CPU基於Neoverse V3 CSS打造，面向AI資料中心和智能體工作負載，提供64核、128核和136核等不同配置。
在芯片整合方面，Arm AGI CPU採用雙芯粒設計。根據Arm在Hot Chips 2026披露的架構資訊，每顆芯粒都整合Neoverse V3 CPU核心、六通道DDR5記憶體子系統及相關I/O功能，兩顆芯粒通過UCIe互連連接，整顆處理器最多提供12通道DDR5記憶體。每顆芯粒內部還採用CMN-S3網狀互連網路，負責連接CPU核心、記憶體和I/O等資源。兩顆芯粒之間的UCIe互連總頻寬達到2TB/s。
這種設計的一個特點，是將計算核心與本地記憶體資源放在同一顆芯粒中。本地計算核心可以直接訪問所連接的記憶體資源，減少部分資料訪問對跨芯粒通訊的依賴。對於記憶體頻寬和訪問延遲較為敏感的資料中心工作負載，這種組織方式有助於提高本地記憶體訪問效率。
對於雙芯粒架構而言，跨芯粒的資料交換仍然需要處理。如果某個計算核心需要訪問另一顆芯粒所連接的記憶體，資料請求就需要經過UCIe互連傳輸，訪問延遲也會相應增加。因此，Arm通過CMN-S3一致性互連和NUMA（非統一記憶體訪問）架構組織兩顆芯粒之間的記憶體訪問，使計算核心能夠訪問本地及遠端記憶體資源。對於本地記憶體訪問，資料可以直接由所在芯粒的記憶體子系統提供，當需要訪問另一顆芯粒的記憶體時，則通過芯粒間互連完成資料傳輸。
輝達：單片裸片與多晶片互連平行
說回輝達。此次Vera的選擇並不意味著輝達要徹底“倒車”回單片設計路線。
回顧其資料中心CPU產品佈局，輝達一直在探索單片裸片整合與多晶片高速互連相結合的設計思路。
以Grace系列為例，單顆Grace CPU採用單片裸片設計，將72個Arm Neoverse V2核心、114MB L3快取，以及輝達自研的可擴展一致性互連架構（SCF）整合在同一塊裸片上。SCF採用網狀互連結構，負責連接CPU核心、快取、記憶體和系統I/O等資源，為處理器內部的資料交換提供支援。
在此基礎上，輝達進一步推出Grace CPU Superchip，將兩顆獨立的Grace CPU通過NVLink-C2C高速互連技術連接，組成擁有144個CPU核心的處理器模組，雙向互連頻寬達到900GB/s。NVLink-C2C支援兩顆CPU之間的快取一致性，使其能夠共享資料和記憶體資源，協同處理計算任務。
03 不同整合路線，究竟影響那些環節？
首先是資料傳輸效率。 CPU內部的計算核心需要頻繁訪問快取、記憶體，並與其他核心交換資料，功能模組的整合方式直接影響資料傳輸路徑。單片設計將計算核心、共享快取和片上互連集中在同一塊裸片上，資料可以通過片上網路傳輸，減少跨裸片通訊的延遲和功耗。多芯粒設計則需要通過裸片間互連完成資料交換，增加了介面電路和封裝互連環節，也會帶來額外的通訊開銷。因此，對於核心之間需要頻繁交換資料、共享快取訪問要求較高的負載，計算資源的緊密整合具有優勢。
其次是製造工藝與成本。 單片設計需要在同一塊裸片上整合更多功能，裸片面積越大，製造過程中受到缺陷影響的風險通常越高，成品率也更難控制。Chiplet將大型晶片拆分成多個較小的裸片，可以提高單個裸片的製造良率，並允許不同功能採用不同工藝節點。例如，計算核心可以採用先進製程，I/O等功能則可以採用成熟製程，從而減少非核心計算部分對先進製程的依賴。這種功能與工藝的分離，讓晶片廠商能夠更靈活地安排製造資源。
最後是產品擴展與設計復用。 單片設計需要將更多功能集中在同一塊裸片上，核心數量、快取容量和I/O配置發生變化時，往往需要重新調整整體晶片設計。Chiplet則可以將計算、記憶體和I/O等功能模組相對獨立地開發和製造。廠商能夠通過調整計算芯粒數量形成不同核心規模的產品，也可以在升級計算核心時保留已經成熟的I/O模組，減少重複開發工作。這種模組化設計有助於縮短產品迭代周期，也為不同規格處理器的開發提供了更多組合空間。
從資料傳輸、製造工藝到產品開發，晶片整合方式會影響CPU的性能表現、成本結構和產品迭代效率。單片設計更重視計算資源之間的緊密協同，Chiplet則為功能拆分、工藝搭配和模組復用提供了更大的空間。
04 結語
從目前高性能CPU的發展來看，Chiplet仍將是重要的技術路線，尤其是在核心規模擴展、設計模組復用和不同工藝節點組合方面具有優勢。不過，單片計算裸片依然有其應用空間。對於核心間通訊頻繁、共享快取訪問要求較高的計算部分，集中整合仍然能夠帶來延遲和通訊效率方面的優勢。未來，單片設計與多芯粒整合也可能在同一顆處理器中結合使用。
隨著先進封裝和芯粒互連技術的發展，CPU架構設計將進一步向精細化的功能劃分發展。廠商可以根據不同應用場景，決定那些計算資源需要緊密整合，那些功能適合獨立製造，再通過定製化芯粒組合實現不同的產品需求。未來CPU整合架構的競爭，將更多體現在功能模組的組織方式、芯粒間互連性能，以及不同模組能夠實現高效協同。
也許，在不久的將來，輝達此次的“反潮流”會被證明是一次“先鋒之舉”。 (半導體產業縱橫)