1000層閃存，要來了！

2024/01/06

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3D NAND 快閃記憶體不斷變得更加複雜。3D NAND快閃記憶體的堆疊層數從2013年的24層（堆疊字線數量）開始，到9年後的2022年增加了約10倍，達到236層。2023年，廠商宣布開發出321層3D NAND快閃記憶體（以下簡稱3D NAND快閃記憶體）。

「多層化」增加了層疊字線（單元電晶體的閘極線）的數量，是提高3D NAND快閃記憶體儲存密度（單位面積的儲存容量）的最重要技術。這是因為，如果將字線層數加倍，根據簡單計算，儲存密度也會加倍。

最大的3D NAND快閃記憶體製造商三星電子（以下簡稱三星）預測，在不久的將來，堆疊字線的數量將超過1,000層，他們也正在進行技術開發，目標是實現1,000層。其中一部分是在2023年12月9日至13日在美國舉行的國際學術會議「IEDM 2023」上公佈的。

目前的3D NAND快閃記憶體技術世代（最先進的一代）正處於第8代（「第8代V-NAND」或三星稱之為「V8」）到第9代（「V9」）的風口浪尖。第8代（V8）最多有236層，原型晶片已在2022年2月的國際會議ISSCC上公佈。同年11月7日，三星正式宣布開始量產採用V8技術及TLC技術（3bit/cell技術）結合的儲存容量為1Tbit的3D NAND快閃記憶體。

根據過去的發展趨勢，假設每代高度增加1.35倍左右，可以預測2030年V13世代的堆疊字線數量將超過1000層。2022年12月，三星在其技術部落格上宣布將開發3D NAND技術的未來，目標是「到2030年達到1000層」。

在IEDM 2023的邀請演講中，達到1000層左右的3D NAND世代被稱為「V13」世代，毫無疑問，其發展目標是「在2023年將字線堆疊數量增加到1000層」。2030 年的「V13」世代。」就是這樣。

三星電子（以下簡稱三星）的3D NAND快閃記憶體技術各代（第1代至第14代）。第8代（V8）以下為實際結果（根據公司公開資料整理），第9代（V9）以上為作者預測。

*三星3D NAND 快閃記憶體技術世代（橫軸）和字線堆疊數量（縱軸）的趨勢。摘自該公司在IEDM 2023發表的論文*

層數堆疊，越來越快

三星在IEDM 邀請演講開始時指出，3D NAND 快閃記憶體層的速度正在呈指數級增長。最初，大約需要五代才能達到100 層。

對三星來說，第5代（V5）有92層，第6代（V6）有128層。然而，從第六代（V6）的128層開始，只過了兩代就增加了100層。第8代（V8）是V6之後的下一代，最多有236個字線層。這意味著V6 之上堆疊了108 層。

如果以這個速度下去，第9代（V9）將達到300層以上，第10代（V10）將達到430層，第11代（V11）將達到580層（不是嗎）。一代增加了100層，一代在上面增加了150層。

使用三星3D NAND 快閃記憶體技術增加堆疊字線數量的結果和預測。為了達到1,000 層，全新的挑戰正在等待著。在IEDM 2023的邀請演講中，他討論了四個問題：「降低儲存單元陣列的高度」、「減少非單元陣列區域的面積」、「降低高深寬比的蝕刻成本」，」和「增加cell電流。」

當然，這種高度的增加大大增加了通道通孔等的縱橫比。隨著蝕刻和成膜難度的增加，製程成本（製造設備的價格增加和產量下降）增加。

為了盡可能降低縱橫比，需要減少字線層和層間絕緣膜的厚度。根據晶片分析服務公司TechInsights公佈的數據，2023年8月的快閃記憶體相關活動「快閃記憶體峰會（FMS）」上，三星的字線間距（垂直方向）是主要3D NAND快閃記憶體公司中最高的。它比那個更窄。換句話說，我們主動將字線（柵極層）和絕緣膜（間隔層）做得更薄。

然而，字線間距的減小意味著垂直相鄰單元電晶體之間的電幹擾增加。過去終止平面NAND 快閃記憶體小型化的同樣問題也出現在3D NAND 快閃記憶體上。

主要3D NAND Flash公司的字線堆疊數量（橫軸）和閘極間距（字線間距，垂直方向）調查結果。可以看到，三星的第5代（V5：92層）和第6代（V6：128層）與其他公司相比，間距要窄得多。

字線和絕緣層的厚度已經達到了40nm左右的薄化極限（合計值：節距），並且從第8代（V8：236層）開始，如果沒有某種方法就無法將柵極節距做得更窄的改進。另外，對於與建造更高架構同樣重要的橫向小型化，有一種方法是增加每單位（per unit）的通道孔數量，但這種方法幾乎已經達到了極限。

傳統技術的「降低儲存單元陣列的高度」已達極限。左邊是字線和絕緣膜的細化與技術世代的關係。假設你已經達到你的極限了。中心顯示每單位（單一維度）的通道孔數與單元陣列面積之間的關係。假設諸如減薄字線溝槽（圖中的“WL Cut”）和減少偽孔之類的傳統方法已達到其極限。右側，使用傳統方法降低了儲存單元陣列的高度。每種方法的有效率為30% 或40%。

1000層，限制來了

然後會發生什麼事？

假設字線的最小間距為45nm，則100層等於45×100或4,500nm(4.5μm)。實際的儲存單元陣列具有來源極線、虛擬字線等，當轉換為儲存單元串時，實體100層減少到大約92層。也就是說，相當於5代（V5）。以相反的方式表達，儲存單元中的1,000層字線物理上超過1,050層。45×1,050 等於47,250nm (47.3μm)。

3D NAND 快閃記憶體封裝具有四個或更多堆疊矽晶片的情況並不罕見。還有8個和16個的產品範例。假設儲存單元陣列的厚度為50μm，有1000層，底層外圍電路的厚度為30μm，那麼包括晶片堆疊間隔物的厚度將達到100μm。

如果封裝（僅模製樹脂部分）的厚度為0.9mm（900μm），則當堆疊8個晶片時，晶片數量將達到最大值。目前，堆放16層還有足夠的空間，但我可以預見，到2030年代，堆放16層將變得困難。

*由於高度增加而導致矽晶片厚度增加。根據堆疊矽晶片的數量，厚度可能超過封裝的厚度。可堆疊的矽晶片數量減少。*

儲存技術的變化

記憶體技術的變化被認為是減輕上下相鄰單元電晶體之間電幹擾的一種手段。快閃記憶體透過注入和提取電荷來控制單元電晶體的閾值電壓來儲存資料。單元電晶體必須防止因電荷洩漏而對鄰近單元造成乾擾。這會阻礙變薄。

三星正在開發的是鐵電薄膜單元電晶體。將單元電晶體的閘極絕緣膜(多層)的一部分變為鐵電膜，並透過改變鐵電膜的極化方向來儲存資料。原則上，垂直相鄰單元電晶體之間的極化差異不會產生幹擾。

三星在IEDM 的同一會議上宣布了用於鐵電單元電晶體的3D NAND 結構原型設計的結果。它還透過控制多個偏振域來支援多值儲存。在一篇論文中，三星也提出了單元電晶體的想法，其中相變儲存元件佈置在通道側。

左邊是減少閘極間距而不造成電氣幹擾的想法。單元電晶體的閘極絕緣膜的一部分變成鐵電膜。右邊是緩解由於記憶體堆疊數量（deck數量）增加而導致的晶圓翹曲的製程。使用多個晶圓創建少量的deck並將晶圓粘合在一起。

非單元陣列面積快速擴展

儲存單元陣列的堆疊（deck）必須包括稱為「樓梯」的區域，字線在該區域中垂直引出。隨著通道孔陣列（單元電晶體陣列）區域中堆疊字線數量的增加，階梯區域的面積也增加。此外，字線解碼器（X-dec）電路的面積也增加。

階梯和字線解碼器的矽片總面積將比增加字線堆疊數量膨脹得更快，因此未來會出現增加字線堆疊數量並不會減小矽晶片尺寸的情況。

三星預測，當堆疊字線數量超過1500層時，階梯和解碼器的總矽面積將超過單元電晶體陣列的面積。在具有1,500至2,500個字線堆疊的超高層區域中，增加字線堆疊的數量並不會使矽晶片變得更小（儲存密度不會提高）。

儲存單元陣列、階梯、字線解碼器(X-dec)、外圍電路的佈局以及每個區域的矽面積趨勢（預測）。矽晶片面積已透過堆疊單元陣列和外圍電路（COP 或晶圓鍵合）而減少。未來，階梯面積的擴大將減緩矽晶片面積縮小的步伐。

將字線接觸孔連接到字線的兩個方向，以消除階梯

因此，三星設計了一種方法來減少階梯區域的面積。目前的字線接觸孔(從階梯向上或向下延伸)位於字線的端部。字線只能在一個方向上連接。對策技術是將字線接觸件放置在字線的中央，並將其連接到字線的左右兩側。不要創建像樓梯這樣的階梯區域。

此外，外圍電路和字線解碼器電路被創建在單獨的晶片上，然後接合到儲存單元陣列的晶片。透過這些努力，我們將繼續減少矽晶片面積（提高儲存密度）。

*將字線觸點放置在字線的中心，並將其連接到字線的左右兩側。此外，外圍電路和字線解碼器形成在單獨的晶片上並接合在一起。*

高深寬比蝕刻成本近期將快速上升

在3D NAND快閃記憶體的製造過程中，會重複進行高深寬比蝕刻（HARC（高深寬比接觸）蝕刻）。有四種典型的HARC 蝕刻。

Channel Hole（CHH）、Word Line Cut（WLC）、Cell Metal Contact（CMC）、Through Via（THV）對於連接側面和頂層外圍電路的過孔，必須進行至少四次蝕刻製程（靠近單元陣列的汲極側）。這些蝕刻步驟所產生的成本（HARC成本）佔總製造成本的相當大的比例。

然而，在製造第4代（V4：最多64層）3D NAND快閃記憶體時，HARC成本僅佔整個製程的21%。然而，從第10代（V10）開始，僅CHH就重複蝕刻四次，其他HARC則重複蝕刻兩次，使總製程成本的比例增加到35%。嚴格來說，HARC成本的快速增加將把整體製造成本推高到不可接受的程度。

*預測3D NAND快閃記憶體製造過程中的高深寬比蝕刻（HARC（High Aspect Ratio Contact）蝕刻）以及HARC成本在製造過程中所佔的比例*

一次執行四種類型的HARC 蝕刻

降低HARC蝕刻成本的基本方法是減少蝕刻次數。三星考慮同時對CHH、WLC、CMC 和THV 進行HARC 蝕刻來減少蝕刻步驟數。這裡的問題是，僅在CMC中，蝕刻深度會根據字線的高度而變化。這使得一次性蝕刻CHH、WLC 等變得極為困難。

因此，我們決定採用與CHH和WLC相同的方式對儲存單元陣列的底部進行CMC蝕刻，使得蝕刻深度均勻。然後，將數量等於堆疊字線數量的CMC孔單獨連接到適當的字線(具體連接方法未知)。

換言之，同時形成四種類型的HARC堆疊來創建塊（deck）。建造高層架構是透過堆疊方塊來實現的。此方法將HARC 蝕刻成本大幅降低至製造成本的18%。

同時對CHH、WLC、CMC和THV進行HARC蝕刻，減少了蝕刻步驟的數量並降低了HARC蝕刻的成本。中間是CMC蝕刻的結構圖，這是關鍵。有趣的是，傳統的CMC蝕刻清楚地顯示了字線（鎢（W））層，而提出的CMC蝕刻則清楚地顯示了絕緣膜（氮化矽（SiN））層。

延長約兩代的壽命

最後一個問題是由於更高的結構（增加的通道孔高度）導致電池電流減少。溝道材料是多晶矽（Si），其電阻本來就不是很低。如果透過熱處理進行再結晶而增加晶粒尺寸，則電阻值會略有下降。然而，假設晶粒尺寸的增加已達極限。

作為對策，溝道再結晶（外延生長）已經被設計出來，並且正在評估試生產。它被稱為「MILC（Metal Induced Lateral Crystallization）。然而，MILC並不是根本解決方案。雖然溝道電流暫時增加，但壽命僅延長一到兩代。例如，即使在第11代（V11）中引入MILC以增加單元電流，但在第13代（V13）單元電流將下降，再次使感測變得困難。

最終，三星預測，透過將儲存單元陣列劃分為多個晶圓，通道孔的高度（長度）將受到限制。

減輕電池電流下降的候選方法。左邊是透過通道再結晶(MILC) 降低電阻。然而，據推測它只會持續大約兩代人。右邊的方法是將儲存單元陣列分割成多個晶片，然後將這些晶片黏合在一起，以限制通道長度並抑制電流的下降。

*三星對實現1000層3D NAND快閃記憶體的挑戰和對策的思考，以及對策的弱點。*

2030年距離現在只有六年了（2024年）。如果計劃在六年內開始大規模生產該產品，那麼除非現在開始開發，否則將沒有機會及時生產。而新的基礎技術往往會帶來問題，所以我們希望盡可能分散式地引入多種新技術，而不是集中在某一代。

最安全的選擇是改進現有技術，但它已經達到了極限。從第9代（V9）到第13代（V13）這五代中的每一代都將一一採用新的要素技術。這個水準恐怕已經是極限了。其他主要3D NAND快閃記憶體公司的情況也基本相同。（半導體產業洞察）

原文連結

https://pc.watch.impress.co.jp/docs/column/semicon/1558855.html