近二十年來，人們已經清楚地認識到，受摩爾定律啟發的純尺寸縮放不再是預測 CMOS 技術節點演進的唯一指標。第一個跡象出現在 2005 年左右，當時固定功率下的節點到節點性能改進（稱為 Dennard 縮放）開始放緩。逐漸地，半導體行業開始用其他技術創新來補充以光刻為中心的縮放，以保持性能-功率-面積-成本優勢：電晶體級的材料和架構探索、標準單元級的設計技術協同最佳化以及由 3D 整合技術實現的系統技術協同最佳化。 在電晶體層面，由於尺寸縮小而導致的性能下降源於短溝道現象。柵極長度大幅減少和導電溝道縮短的結合導致漏電流增加，即使柵極上沒有施加電壓也是如此。同樣，源極和漏極對縮小溝道區域的影響也急劇增加。 這些短溝道效應推動了晶片行業從平面 MOSFET 過渡到 FinFET，最近又過渡到用於高性能計算應用的全柵 (GAA) 納米片電晶體。這些架構創新使柵極能夠重新獲得對傳導通道的靜電控制。納米片電晶體系列有望在與標準單元級創新相結合的情況下，以至少三代技術繼續邏輯縮放路線圖。其中包括先進的互連和中線方案以及背面供電網路 (BSPDN) 的引入。 互補 FET （complementary FET）或 CFET 將成為下一個遊戲規則改變者，通過將 n 和 p 溝道堆疊在一起，可以進一步減少面積。Imec 預計將從 A7 節點開始引入它，將 imec 技術路線圖至少延伸到 A3 代。就像在 GAA 納米片電晶體中一樣，柵極（現在為 n 和 p 所共有）完全包裹在 Si 溝道周圍和之間，確保最大程度的靜電控制。

英特爾、台積電和三星目前正在將其工藝推進至 1.8nm（18A）和 1.6nm（16A），採用全柵極電晶體（英特爾稱之為 RibbonFET），並進一步推進至 14A 節點。對於更遠的工藝，imec 一直在研究工藝路線圖上下一代互補場效應電晶體 (CFET) 堆疊電晶體。下一步是標準單元，將 CFET 與布線相結合。 本周，imec 將在 2024 年 IEEE 國際電子裝置會議 (IEDM) 上展示其 CFET 標準單元。標準單元包含兩行 CFET，中間有一個共享訊號布線牆。根據 imec 的設計技術協同最佳化 (DTCO) 研究，這種雙行 CFET 架構的主要優勢是簡化了工藝，並顯著減少了邏輯和 SRAM 單元面積。與傳統的單行 CFET相比，新架構允許將標準單元高度從 4T 降低到 3.5T 。 imec 還在 IEDM 上展示了這種雙排 CFET 架構的一個關鍵建構模組：一個功能性單片 CFET，其背面直接接觸底部 pMOS 器件的源極/漏極，早在 6 月份他就對此進行了描述。該器件採用 EUV 背面圖案化建構，可確保背面電源和訊號布線密集，以及由正面、背面接觸和後續背面金屬層建立的源極/漏極之間緊密覆蓋（<3nm 精度）。半導體行業在製造單片 CFET 器件方面取得了長足的進步，這些器件有望在邏輯技術路線圖中取代全柵納米片 (NSH)。n 和 pFET 器件的堆疊與用於電力傳輸和訊號布線的背面技術相結合，有望在功率、性能和面積 (PPA) 方面帶來優勢。 然而，在電路層面，仍有多種選擇可以將 CFET 整合到標準單元中，以維持或增強預期的 PPA 優勢。尤其具有挑戰性的是中線 (MOL) 連接，即將源極/漏極和柵極觸點連接到第一條金屬線（背面和正面）的互連，並確保電源和訊號的頂部到底部連接。