最近，韓國半導體工程師學會（ISE）發佈了《2026 年半導體技術路線圖》，其中談到了半導體工藝發展到0.2nm的預測，引起了不少關注。但如果只把它當作一份“製程更先進、指標更激進”的技術預測，反而容易忽略它真正想傳達的資訊。這份路線圖以2025年為起點，展望至2040年，對未來約15年的器件與工藝、人工智慧半導體、光互連、無線互連、感測器技術、有線互連、存算一體（PIM）、封裝技術及量子計算技術等九大半導體技術發展趨勢進行了系統性預測。這並不是一份“更小製程”的路線圖，而是一份關於半導體競爭形態正在發生改變的行業判斷。如果說過去的路線圖是關於“尺寸”的軍備競賽，那麼這份路線圖則是關於“範式”的全面重構。讓我們穿透0.2nm這個極具衝擊力的數字，沿著它給出的九條技術主線，去解析這本長達15年的“未來生存手冊”。1 器件與工藝技術路線圖半導體產業過去數十年的主線只有一條——持續微縮。通過縮小器件尺寸，晶片在功耗、成本和性能上不斷獲得紅利。最終產品的競爭力，往往體現在更高速度、更高密度、更低功耗、更小體積、更低材料成本，以及更強的系統功能上。綜合 IRDS 的 More Moore IFT（國際重點團隊）研究成果，以及 IMEC 在 ITF World 2023 與 2024 上給出的前瞻預測，韓國的路線圖試圖回答一個核心問題：在巨量資料、智能移動、雲端運算與 AI 工作負載持續攀升的背景下，邏輯與儲存技術如何在 PPAC（功耗–性能–面積–成本） 約束下繼續演進？以量產級技術為基準，這一技術路線圖從2025年起每3年為一個節點，描繪了邏輯與儲存器件在未來15 年（至2040年）的可能演進路徑，涵蓋物理結構、電氣特性與可靠性等關鍵維度。邏輯技術趨勢：從2nm到0.2nm邏輯器件工藝演進的核心目標始終未變：在更小的工藝間距和更低的工作電壓下，維持性能與功耗的有效縮放（Scaling）。然而，隨著尺寸不斷縮小，一個現實問題愈發突出——寄生效應正在吞噬微縮紅利。金屬互連、電容耦合、電阻上升，使得負載在整體性能與功耗中的佔比持續提高，甚至可能抵消電晶體本身的改進。這也直接推動了設計範式的轉變。過去，行業主要依賴 DTCO（Design-Technology Co-Optimization，設計-工藝協同最佳化），通過電路設計來彌補工藝微縮帶來的性能損失；而如今，最佳化的邊界被進一步拉大，演進為 STCO（System-Technology Co-Optimization，系統-工藝協同最佳化）——最佳化對象不再侷限於單一晶片，而是擴展至 Chiplet、先進封裝、儲存層級、互連結構，乃至整個系統架構。根據器件結構與關鍵工藝變數的路線圖預測，邏輯器件的“名義節點”將從2025年的 2nm 級，推進至2031年的1nm 級，並在2040年前後逼近0.2nm量級。微縮的關鍵變數主要集中在四個方面：三維柵極結構與間距、金屬布線Pitch、柵極長度（Lg）、三維層疊與順序整合能力。邏輯器件的器件結構及工藝技術核心變數下圖顯示了器件結構的演進趨勢。自 2025 年起，邏輯電晶體的主流結構將逐步從 FinFET 轉向 GAA（Gate-All-Around），FinFET 及 GAA 架構利用完全耗盡通道和完全反轉通道（體反轉）。進一步地，FS-FET（Fork-Sheet FET） 通過在奈米片之間加入絕緣層來分離 N 器件和 P 器件，可大幅縮小器件尺寸。雖然在2031年左右引入 0.75NA EUV 可使線寬比現有的 0.33NA EUV 縮小 2.3 倍，但物理微縮預計將趨於飽和。預計將通過 PMOS 和 NMOS 的三維整合，即稱為 CFET（互補場效應電晶體）的 3D VLSI 方向來提升器件性能。預計 CFET（Complementary FET） 將進化為 P 器件堆疊在 N 器件之上的 3D 形式。電晶體結構的演進（來源：ITF World 2023 ，IMEC）但CFET也引入了新的技術門檻，低溫工藝成為剛需，以避免上層器件製造對下層結構造成熱損傷。在移動終端和邊緣計算快速普及的背景下，降低工作電壓（Vdd） 已成為不可逆趨勢。為了在低電壓條件下維持性能，近年來邏輯器件研發的重點集中在幾項關鍵技術上：通道晶格應變（促進遷移率）、HKMG（高k金屬柵極）、降低接觸電阻及改善靜電特性。進一步的微縮，正在從“器件層面”走向“結構層面”。單片 3D（Monolithic 3D, M3D） 整合，使電晶體得以在同一晶圓上進行垂直堆疊。短期目標仍然是單線程性能提升與功耗降低；而中長期，則將演進為低 Vdd、高平行度、單位體積整合功能最大化的三維架構。與此同時，3D 混合儲存器-邏輯（3D Hybrid Memory-on-Logic）方案，正在成為 AI 與 HPC 的關鍵突破口。通過 Hybrid Bonding 直接連接邏輯與儲存晶片，可顯著縮短資料路徑、降低延遲，並提升系統能效，這對 HBM、AI 加速器、端側 AI 尤為關鍵。當然，挑戰同樣明顯：異質晶片鍵合的良率與可靠性、高功耗器件（如 GPU + HBM）的散熱路徑設計。在 2025 年至 2040 年路線圖預測的 6 個技術節點中，隨著 2nm 級以下邏輯器件微縮的推進，寄生元件導致的負載佔比增加，受性能和功耗方面的負面影響，工作電壓（0.5V~0.4V）不會有大幅改善，但跨導（Transconductance）等模擬特性將得以維持。邏輯器件技術路線圖在 2nm之後，金屬布線成為限制性能的“第二戰場”。行業需要同時滿足三項幾乎相互矛盾的目標：更低電阻、更低介電常數、更高可靠性。這對材料體系、刻蝕工藝和大馬士革（Damascene）整合精度提出了極高要求。高深寬比結構下的RC退化，使得先進計量、原位監測與即時工藝控製成為不可或缺的基礎能力。在供電架構上，一個重要的變革正在發生——背面供電（Backside Power Delivery）。通過將電源網路從晶片正面移至背面，可以實現：訊號與電源路徑解耦/降低 IR Drop 與噪聲干擾/提升面積利用率與能效。按照金屬布線微縮路線圖，背面供電網路（BSPDN） 預計將在 2028 年左右開始匯入，並在 2031 年後結合 Power Via 技術，將電源軌間距快速推進至 40nm 等級。金屬布線微縮路線圖儲存技術趨勢與路線圖如果說過去十年，半導體產業的主角是計算，那麼進入 AI 時代後，真正的瓶頸正在快速轉移到儲存。大模型訓練、推理、檢索增強（RAG）以及多模態計算，對資料吞吐、訪問延遲和能效提出了前所未有的要求。資料中心與 AI 伺服器所需要的，不只是“更大的容量”，而是同時具備：高容量 × 高頻寬 × 低延遲 × 低功耗，正是在這一背景下，儲存器從“配角”轉變為決定系統上限的關鍵角色。由於DRAM與非易失性儲存器（NVM）長期以標準化、獨立產品形態引領儲存產業演進，ISE的研究重點也主要圍繞這兩大技術體系展開。嵌入式儲存（Embedded Memory）雖然路徑相似，但在節點節奏上通常存在一定滯後。1 DRAMDRAM 誕生至今已超過 40 年，卻依然是計算系統中不可替代的工作記憶體。從 PC 的 DDR、移動終端的 LPDDR，到 GPU 的 GDDR、AI 加速器的 HBM，再到快取記憶體用的 eDRAM，DRAM 覆蓋了幾乎所有性能層級。但問題在於：傳統 DRAM單元結構，已經難以繼續按原路徑微縮。根據技術路線圖預測，DRAM 單元結構正在發生根本性變化（如下圖）：單元電晶體將從傳統結構，演進為垂直通道電晶體（VCT）；儲存陣列將逐步引入堆疊型 DRAM（Stacked DRAM）；單元面積從 6F² 向 4F² 極限逼近。更具顛覆意義的是，CBA（CMOS Bonded to Array）技術開始浮出水面——通過混合鍵合，將 CMOS 外圍電路直接與儲存陣列整合，有望突破傳統“陣列—外圍”分離架構的效率瓶頸。在DRAM的技術演進過程中，雙功函數字線、單側電容器工藝以及埋入式通道 S/A 電晶體已應用於 DRAM 產品中，EUV光刻技術也已開始正式投入應用。為了降低字線和位線的電阻並改善工藝，目前正在研發包括釕（Ru）、鉬（Mo）在內的多種新型材料。然而，儘管付出了這些努力，預計基於BCAT（埋入式通道陣列電晶體）的DRAM 單元，微縮極限大約停留在7–8nm。DRAM技術路線圖為了突破平面 DRAM 的物理天花板，行業正在同步推進多條探索路徑：High-NA EUV 的引入、X-DRAM 等 3D DRAM 架構、4F² 單元與無電荷儲存 DRAM（Capacitorless DRAM）、電路級與運行機制最佳化（如更精細的時鐘控制）。與此同時，DRAM 工藝的“長期作業清單”也在不斷拉長：單元持續微縮、外圍電路引入 HKMG、字線/位線新材料（Ru、Mo 等）、更高品質的高 k 電容介質、面向 3D DRAM 的工藝穩定性控制。從中長期看，高容量混合鍵合 DRAM 晶片，以及高層數 HBM 的晶圓級封裝能力，正逐步成為競爭分水嶺。隨著 AI訓練規模指數級放大，HBM（高頻寬儲存器）成為增長最快的儲存細分市場。它通過多顆 DRAM Die 的垂直堆疊，實現了高頻寬、低功耗、近計算的資料供給模式。HBM預計將從2025 年 12 層、2TB/s 頻寬，發展至2031年20 層、8TB/s 頻寬，並在2040年達到30層以上、128TB/s的頻寬水平（上圖）。HBM 的核心技術挑戰集中在：TSV 工藝與良率、均勻供電與功耗管理、熱路徑與散熱、微凸點 / 混合鍵合介面、I/O 數量持續擴展。進一步看，HBM 的意義已經超出“儲存器件”本身。要真正突破馮·諾依曼瓶頸，PIM（存內處理）、CIM（存內計算）、AIM（加速器記憶體）等新範式，正圍繞 HBM與GDDR架構同步推進。同時，CXL儲存器也被視為資料中心等級不可或缺的關鍵拼圖。2 NVM：Flash還在長高，但路越來越窄非易失性儲存器的應用跨度極大，從 Kb 級嵌入式系統到 Tb 級資料中心，其技術路徑也高度分化。Flash儲存基於 1T 單元，在二維平面下幾乎無法繼續提升密度。真正讓NAND走到今天的，是3D堆疊。當前3D NAND 的核心難題，並不在電學原理，而在製造本身：超高深寬比深孔刻蝕、多層介質與多晶矽沉積、晶圓翹曲（Warpage）控制、高精度計量與缺陷監測。3D-NAND 技術方面，產業界已經給出清晰節奏：321 層快閃記憶體已於 2025 年開始量產；預計 2028 年後可實現 600 層，2031 年左右實現 1000 層。若能應用工藝微縮及 3D 混合鍵合技術，預計到 2040 年甚至有望達到 2000 層。但層數越高，字線接觸結構的面積開銷也隨之放大。因此，Word Line Pitch 必須快速壓縮，近期已逼近 40nm 以下。在單元層面，QLC 已全面商用，PLC 也在推進之中。但每增加一bit，意味著：程式設計/讀取時間更長、電平間隔更窄、可靠性壓力更大，這是一場典型的性能—成本—可靠性三方博弈。3 下一代非易失性儲存除了 Flash，業界也在持續探索不依賴電荷儲存的新型 NVM，包括 FeRAM、MRAM、PCM、ReRAM 等。但要取代現有器件，在技術上仍存在大量有待解決的問題。FeRAM / FeFET：依託 HfO₂ 鐵電材料，有望實現低功耗、極速的類 Flash 1T 儲存，尤其適合嵌入式場景。STT-MRAM：難以在短期內取代大容量 NAND，但在嵌入式 NOR 替代上潛力明確。NOR Flash：由於成熟、穩定、耐高溫銲接，仍將在嵌入式系統中長期存在。3D Cross Point / SCM：通過 BEOL 工藝實現多層堆疊，在吞吐量、能效和成本之間取得平衡。在這些方案中，PCM 被認為是縮放潛力最均衡的路線，而 ReRAM 則仍需克服一致性與波動性問題。2 人工智慧半導體路線圖AI/ML 的快速發展，直接催生了一個規模龐大的專用計算硬體市場。預計到 2025 年，AI 相關計算將佔全球計算需求的約 20%，對應數百億美元等級的市場規模。從硬體角度看，當前主流 AI/ML 平台主要包括以下幾類：CPU、GPU、ASIC、數字 ASIC 加速器、CIM（存內計算）、模擬 ASIC 加速器。人工智慧半導體技術可分為訓練和推理兩類，其性能表現會隨著改採用的硬體和計算精度而呈現出較大的差異。用於訓練的計算能力預計將從 2025 年的 0.1~10 TOPS/W，發展到 2040 年的 5~1000 TOPS/W；用於推理的計算能力預計將從 2025 年的 0.1~10 TOPS/W，提升至 2040 年的 1~100 TOPS/W。然而，這一趨勢是基於當前計算精度假設得出的，在未來若出現新的精度形式，預測數值可能會發生變化。總體而言，所需且可實現的計算能力預計將根據具體應用進行最佳化並呈現出不同的水平。訓練和推理用硬體的計算效率發展趨勢訓練和推理用硬體的性能與系統功耗3 光連接半導體路線圖在超連接技術體系中，資料的生成、傳輸與處理能力正逐漸成為決定系統上限的關鍵因素。隨著人工智慧（AI）與高性能計算（HPC）規模持續擴張，傳統依賴銅互連的電連接方式，正日益暴露出在頻寬、功耗、延遲與系統複雜度方面的瓶頸。在這一背景下，光連接（Optical Interconnect） 被視為突破互連瓶頸的核心技術路徑之一。它不僅已廣泛應用於現有資料中心內部與資料中心之間的高速通訊，還在 AI 與 HPC 驅動的雲端運算系統中，承擔著超高速大規模資料流動的基礎設施角色，並逐步向資料生成、協同計算與即時分析等環節延伸。從更長遠的視角看，光連接的應用邊界正在持續擴展：面向物聯網（IoT）的光感測與邊緣連接，光纖到戶（FTTH），汽車、航空航天、醫療與工業自動化，自由空間光互連（FSOI）、LiFi 等新型通訊方式以及與量子計算系統的深度融合。同時，結合先進半導體器件與封裝工藝，將光器件與電子器件在更緊密的尺度上整合，也被認為是光連接技術實現跨代躍遷的重要方向。當前，光連接最直接的價值在於克服銅互連的物理極限。在高頻高速條件下，銅互連不可避免地面臨訊號衰減、串擾、功耗上升、散熱困難以及系統營運成本上升等問題。相比之下，光連接在頻寬密度、傳輸距離和能效方面具有天然優勢。最初，光連接主要應用於區域網路、無線通訊基站、資料中心之間的長距離通訊（>40 km），以及資料中心內部系統之間的互連。近年來，隨著 AI 與 HPC 對資料吞吐需求呈指數級增長，光連接開始向計算單元內部以及計算單元之間延伸，成為支撐算力擴展的關鍵基礎設施。在光連接半導體技術路線圖中，資料中心被視為最核心的應用起點。圍繞這一場景，光連接技術通常從兩個維度進行劃分：按系統結構可分為系統內部光連接（Inside-of-Rack）、系統間光連接（Outside-of-Rack）；按傳輸距離可細分為XSR（<1 m）、SR（<100 m）、DR（<500 m）、FR（<2 km）。不同距離與系統形態，對材料、器件、封裝與系統架構提出了截然不同的要求。無論具體實現形式如何，光連接的本質都是通過電–光與光–電轉換實現高速資料傳輸。圍繞這一核心，當前的技術演進主線可以概括為 CPO（Co-Packaged Optics）。在實際產品中，通常根據系統邊界將其區分為兩類：Inside-of-Rack CPO：用於系統內部，替代 PCB 上的銅互連Outside-of-Rack 可插拔式收發器/交換機：用於系統之間連接第一代：銅互連為主，光作為補充在早期架構中，計算器件間的資料主要通過 PCB 上的銅互連傳輸。隨著速率提升，訊號失真、串擾與延遲問題愈發嚴重，需要引入 Retimer 或 DSP 才能勉強維持性能，導致系統功耗、成本與複雜度顯著上升。第二代：OBO 緩解問題，但仍未根治通過縮短銅互連長度、引入 OBO（On-Board Optics），可在一定程度上降低損耗與功耗。但在 >100 Gbps/lane 的速率需求下，銅互連的物理限制仍然存在。第三代：NPO，光靠近計算NPO（Near-Packaged Optics） 通過將光引擎以可插拔或半固定方式佈置在靠近計算器件的位置，用光互連取代 PCB 上的高速銅線。目前，基於 VCSEL 的多模方案正在通過國際聯合研究持續推進。第四代：真正的 CPO在 CPO（Co-Packaged Optics） 架構中，計算晶片與光引擎在封裝層面整合為單一芯粒（Chiplet），外部銅互連被徹底消除。晶圓級封裝與裝配技術，被視為推動這一代技術落地的關鍵。第五代：無 PCB 的光系統從更長遠看，光連接將引入外接或整合雷射系統（ELS / ILS），並結合單片光電整合技術，逐步演進為無需 PCB 的光互連系統。要在系統層面實現高速、低功耗光連接，必須依賴光積體電路（PIC）。其核心在於將雷射、調製、復用、探測等功能，在半導體工藝與封裝層面實現高密度整合。當前，基於 SOI 的矽光子技術已較為成熟，但在調製器尺寸、功耗與溫度穩定性方面仍存在挑戰。TFLN、III-V/Si 異質整合、等離激元與非周期奈米光子結構，正被視為突破現有瓶頸的關鍵方向。從調製器、MUX/DEMUX、波導，到最終的光交換與光路由，光連接技術正逐步從“通訊器件”，演進為具備計算與邏輯能力的系統級基礎設施。綜合光連接路線圖與當前光連接產業的現狀，預測到 2040 年的中長期技術開發路線圖如下所示，並以單通道（Lane，1 根光纖）可實現的資料傳輸速率為基準進行整理。在中期階段，光連接將從 2025 年起逐步匯入基於 PAM4 的 200Gbps/lane 方案，並向 400Gbps/lane 演進；與此同時，系統內部光連接將進入第三代NPO（Near-Packaged Optics） 的探索與匯入階段。更關鍵的是，這一階段預計將推動形成矽光子相關的產業標準，為後續更激進的封裝整合與系統架構演進打下統一介面與規模化基礎。光連接半導體技術路線圖從長期來看，路線圖指向 800Gbps/lane 以上的單通道能力，這將推動第四代CPO進入更廣泛的實際應用。與此同時，為了支撐超高速傳輸並進一步降低能耗，系統架構將逐步引入兩條關鍵路徑：儘量減少電/光轉換次數的混合電/光（Hybrid E/O）體系；面向更極致目標的 光邏輯（Optical Logic） 與光學資訊處理能力。更進一步，圍繞光邏輯的材料、器件、系統技術體系，以及與量子計算的融合協同，有望在“超高速計算 + 超高速互連”這一組合領域帶來非線性等級的突破。為了支撐上述路線，未來約 5 年的中期階段，核心工程問題集中在“能跑得更快、跑得更穩、跑得更省”三件事上：速率提升與訊號完整性：在更高速率下抑制失真與誤碼延遲下降：將訊號等待時間從“數微秒”壓到“數納秒”量級功耗與熱管理：降低驅動功耗與發熱，控制系統總功耗小型化與高密度：在更小的 Form Factor 內實現更高頻寬密度與此同時，光連接向其他產業擴展，也將以“光引擎 + 類似原理的光感測器”為技術支點，尤其是 ToF / LiDAR 形態的三維測距能力，進入智慧型手機、車載系統等規模化平台，並進一步推動航空航天、醫療、工業現場與家庭場景的輕薄短小新系統匯入。對於當前最主要的應用場景——資料中心巨量資料傳輸——光連接將在 AI/LLM 訓練推理、高性能計算（HPC）與多形態雲系統中持續擴大滲透，並在緩解資料瓶頸、降低能耗、減少設施維運成本與推動環保等方面給出系統級解法。長期（約 15 年）真正難啃的骨頭，是資料中心互連的結構性問題：即便大量引入光連接，只要系統仍頻繁經歷電/光/電的往返轉換，延遲與功耗的上限就仍然存在。因此，路線圖提出的關鍵對策之一，是引入光學路由（Optical Routing）。基於 MEMS 的混合電/光路由（Hybrid E/O Routing）已經在實驗層面展示了可行性，並有潛力從系統間互連擴展到系統內部：包括計算裝置之間、計算與儲存之間的資料流動。要讓光學路由真正成為“體系能力”，前提是引入某種形式的光學邏輯（Optical Logic），使系統能夠在光域完成：指令解碼、可用路徑識別、資料流切換與衝突處理。這可能意味著：不僅需要新材料、新器件與新結構，還需要圍繞“儘量少做一次電/光/電轉換”建立統一的標準介面與適配體系。更激進也更具想像力的方向，是光學邏輯與量子計算的結合。一旦這條路徑成熟，它可能成為真正的“規則改變者”：在提升速率、降低失真、壓縮等待時間、降低功耗與實現高密度整合等維度同時帶來躍遷。在更前沿的方向上，路線圖還指向用於通訊的結構光。例如，將軌道角動量引入資料傳輸，可實現模式分割復用，並與 WDM（波分復用）、PDM（偏振復用）疊加，從而在理論上打開更大的容量空間。此外，一系列面向“光子訊號可控性”的潛在關鍵技術——包括光學放大、調製（波長/偏振/方向）、乃至啟動光子儲存器——也可能成為下一代光連接系統的重要拼圖。4 無線連接半導體路線圖在無線連接領域，下圖是ISE預測的無線連接技術路線圖：對於 3G/4G/5G 的 Sub-6GHz 主戰場，峰值速率目前處於數 Gbps 水平，未來隨著基站/終端硬體能力與調製技術提升，預計到 2040 年前後可達到數十至 100Gbps量級。對於 5G/6G 的高頻擴展路徑，毫米波與亞太赫茲將被更積極地利用。6G 世代的目標指向 0.1~1Tbps（100~1000Gbps）峰值速率，並預計在 2040 年左右，Tbps 級鏈路將在部分應用場景中實現落地。無線連接技術路線圖發展趨勢LPWAN、Bluetooth、Wi-Fi 與 5G/6G 等多種標準仍在競爭與分工中共存，為 IoT 裝置提供多層次連接能力。由於大量終端需要在極低功耗下長期運行，無線通訊器件與電路必須持續提升能效。與此同時，面向 5G/6G 的有源相控陣天線已經取得顯著進展：高指向性不僅能以更低功耗實現更遠距離通訊，還能降低干擾並提升鏈路安全性。更現實的工程趨勢是：將不同材料體系（CMOS/SiGe BiCMOS 與 III-V 等）的器件能力，通過 hybrid 電路設計與先進封裝整合為單一系統，正在成為高性能無線平台的關鍵路徑之一。更重要的是，未來 5G 演進與 6G 願景的目標，已不再是單純把峰值速率做高，而是走向“綜合質量指標”的系統級提升：時延、能效、可靠性將與吞吐量同等重要。6G 願景中提出將端到端時延從毫秒級壓到 數百微秒以下，並將每位元能耗降至 數十 pJ/bit以下——這意味著無線連接半導體必須在核心模組上持續突破：更高效率且更高線性的 PA、更低相位噪聲的頻率合成器，以及支撐大規模相控陣與波束成形的 RF-SoC 平台。在 6G 時代，ISAC（感知與通訊一體化）預計將成為無線連接半導體的重要應用方向：同一套 RF 前端與基帶平台既要做通訊，也要做高解析度雷達感知。除傳統 PA/LNA 與頻率合成器外，還需要脈衝生成電路、高速高解析度 ADC，以及能夠對公共硬體資源進行動態重構的 RF-SoC 架構。與此同時，隨著低軌衛星（LEO）推動的 NTN（天地一體化網路）擴展，面向衛星終端的 RF 前端與波束成形晶片組需求也將顯著增長。在這一領域，GaN HEMT、InP HEMT 等 III-V 器件與 CMOS/SiGe BiCMOS的融合設計與封裝能力，可能成為決定系統性能、成本與可規模化程度的關鍵。5 感測器技術隨著人工智慧在產業中的深入應用，減少人工干預、提升系統自主性正在成為主流範式。作為自動化系統的核心輸入端，感測器在精度、可靠性與資訊維度上持續演進。受益於半導體工藝進步與新材料引入，感測器不僅測得更準，也開始獲取過去難以檢測的新資訊。按照資訊獲取方式，本路線圖將感測器劃分為成像感測器與檢測類感測器，並在此基礎上討論其技術演進方向及與 AI 的融合趨勢。1 圖像感測器技術演進對於可見光圖像感測器而言，像素微縮仍是核心主線。過去二十年中，消費級 CIS 像素尺寸從 5.6 μm 縮小至 0.5 μm，影像品質卻持續提升，關鍵在於多次結構性創新：PPD 降低噪聲與暗電流、BSI 將填充因子提升至接近 100%、DTI / FDTI 抑制像素串擾、Tetra Pixel 結合演算法提升低照度性能。像素微縮趨勢與關鍵技術隨著像素進入亞微米尺度，靈敏度、串擾與光衍射成為瓶頸，未來像素微縮節奏將放緩。為突破靈敏度限制，超構光學（meta optics） 等新型光學結構開始受到關注。HDR 技術方面，多重曝光與單次曝光平行發展。面向視訊與車載應用，行業正加速採用多種單次曝光方案，並將 LED Flicker Mitigation（LFM） 作為關鍵競爭指標。車載 CIS 已實現單次曝光超過 120 dB 的動態範圍。在基礎性能上，隨機噪聲（RN） 隨工藝與電路最佳化持續降低，未來有望進入 1 e⁻ 以下；功耗在性能提升背景下仍受控，整體呈下降趨勢。在結構上，晶圓堆疊（2-stack → 3-stack） 正成為高性能 CIS 的標配，並為新型感測器結構釋放空間。下一代成像結構的發展趨勢如下：全域快門（GS）/混合 GS：通過 3D 堆疊等技術緩解 GS 在噪聲與像素尺寸上的劣勢，推動其向移動端滲透。數字像素感測器（DPS）：像素內整合 ADC，天然支援 GS 與高影格率，借助 3D 堆疊逐步向消費級應用靠近。光子計數感測器（PCS）：具備單光子檢測能力，在極低照度下優勢顯著，但在像素尺寸、功耗與成本上仍面臨挑戰，短期內主要處於研究與探索階段。可見光感測器技術路線圖2 非可見光圖像感測器非可見光感測器覆蓋 UV、NIR、SWIR、LWIR 波段，應用從軍用擴展至工業、醫療、自動駕駛等領域。非可見光波段圖像感測器的吸收材料UV（200–400 nm）：以矽基為主，但受限於表面吸收過強與 QE 偏低，正探索 PQD、SiC、GaN 等寬禁帶材料。NIR（700–1000 nm）：仍沿矽基路線演進，SPAD 技術推動 LiDAR 與低照度應用發展；RGB+IR 結構成為新趨勢。SWIR（1.0–2.5 μm）：當前以 InGaAs 為主，性能優但成本高；QD（PbS、InAs、Ag₂Te） 與 Ge 被視為潛在替代方案，關鍵在於 QE、RoHS 合規與量產能力。LWIR（8–14 μm）：以微測輻射熱計（VOx / a-Si）為主，受限於工藝複雜與像素微縮難度，材料與結構簡化仍是研究重點。3 事件驅動與檢測類感測器事件驅動視覺感測器（EVS） 以非同步方式僅輸出光強變化事件，具備高時間解析度與低功耗優勢，適合高速目標檢測。未來發展重點包括：像素微縮、低照度與 HDR 改善，以及 事件訊號處理 IP 與 On-sensor AI 的引入。4 面向 AI 時代的感測器趨勢三條方向尤為明確：In-Sensor DNN：在 CIS 內部整合 DNN，僅輸出特徵或中繼資料，可獲得 百倍級能效優勢，緩解介面與頻寬瓶頸。超低功耗（AON）：通過情境感知、ROI 讀取與輕量模型，實現“常開但不耗電”的感知體系。多感測器融合：融合視覺、雷達、LiDAR、IMU 等資訊，提升系統魯棒性，並向協同感知（V2X / CP）演進。總的來說，感測器正從“記錄世界”走向“理解世界”。在單一性能指標逐步逼近極限的背景下，AI 驅動的計算前移、結構創新與多感測器融合將成為決定未來感測器價值的關鍵因素。感測器不再只是資料來源，而是 智能系統中的主動計算節點。感測器技術發展動向路線圖6 有線互連半導體技術有線互連可定義為：在半導體系統中利用金屬布線實現晶片間通訊的技術。按整合層級可歸納為三條主線：1 封裝層級：異構整合異構整合在封裝層實現系統級整合，典型形式包括中介層（interposer）與芯粒（chiplet）架構。中介層的核心價值在於用具備更高布線密度的結構/材料，替代傳統封裝基板，以縮短互連距離並提升 I/O 密度，從而改善訊號傳輸能力。上圖對比了異構整合與單片整合的差異，如上所述，異構整合中最具代表性的核心推動要素是中介層上圖進一步比較不同材料中介層的優勢與侷限。由於材料特性差異明確，中介層選擇應由系統目標（損耗、成本、整合度、可靠性等）驅動封裝中主要互連方式比較用於高速系統封裝中有線互連的互連技術主要可分為四類，按開發順序依次為：（1）引線鍵合（wire bonding，WB），（2）受控塌陷晶片連接（controlled collapse chip connection，C4）凸點，（3）晶片連接（chip connection，C2）凸點，以及（4）混合鍵合（hybrid bonding）。如上表中所示，引線鍵合雖然具有較高的可靠性，但由於其電氣寄生參數較大，可傳輸的訊號頻寬通常低於 1 GHz。C4 凸點採用錫-鉛合金，相較於 WB 具有更短的互連長度和更小的寄生參數，其可支援的訊號頻寬一般在 10–20 GHz 範圍內。為進一步提升 C4 凸點的整合密度，引入了銅柱（Cu pillar），並在此基礎上提出了 C2 凸點技術，以實現更高的互連密度。最後，通過同時實現介電材料與銅的鍵合，提出了混合鍵合技術，從而達成目前最高整合度的互連方案。在中介層中，關鍵的連接要素是矽通孔（Through Silicon Via，TSV），其長度相比傳統互連方式如引線鍵合（WB）要短得多。互連長度的縮短可顯著降低寄生電感與電阻，從而改善訊號傳輸特性。借助 TSV，不僅可以提升半導體系統的整合度，還能夠同步提高系統性能。在矽中介層中使用的 TSV，在玻璃基板中對應的是玻璃通孔（Through Glass Via，TGV）。與 TSV 類似，TGV 也是一種垂直互連結構。下表對 TSV 與 TGV 進行了比較，其主要差異來源於材料特性的不同。這種差異主要是由於矽與玻璃的介電常數不同所致，介電常數反映了材料對高頻訊號的響應特性。正因如此，矽和玻璃在實際應用中的使用領域各有側重；此外，玻璃基板還可實現面板級工藝，在成本方面也具備一定優勢。TSV與TGV的比較2 晶片層級：芯粒（Chiplet）芯粒將原本單片製造的整體晶片拆分為多個子晶片單元，分別採用更合適的工藝製造，並在封裝階段整合。可以理解為：中介層偏“封裝層提升整合”，芯粒偏“矽層拆分重組提升整合”。Chiplet技術路線圖產業趨勢：芯粒將經歷商業化落地與生態擴展階段，系統架構向整合多類異構晶片的 Polylithic SoC 演進，並圍繞標準介面形成通用設計與製造體系；長期看，資源與功能的統一管理有望上升到 OS/系統層的“晶片管理”範式。芯粒互連標準：主要包括 BoW、AIB、UCIe。其中 UCIe 採用差分序列鏈路，支援均衡與編碼，並引入 CDR（時鐘資料恢復），減少對獨立時鐘分發的依賴。綜合訊號完整性、抗噪與可擴展性，UCIe 在有限頻寬條件下優勢更突出，且可支援更長互連距離（最高可達 10 mm），因此更適合高性能芯粒架構。封裝技術：早期以 2.5D（如 CoWoS、Foveros、SoIC 等）提升互連密度並保證 SI；隨後 Wafer-on-Wafer 與柔性基板提升堆疊自由度；長期目標是減少中介層依賴、走向更徹底的 3D 垂直整合。設計自動化：從 chiplet-aware 設計到 AI 輔助協同最佳化，最終走向可對多芯粒進行動態對應與全系統級最佳化的高度自動化體系。電源管理：從芯粒間供電路徑最佳化，到芯粒級 DVFS，再到封裝層面電力共享與協調的統一管理。3 電路層級：SerDes 演進SerDes 是高速互連的關鍵：將大量數字訊號對應為高速鏈路可承載的訊號形式，實現可靠傳輸。下圖展示了 2000–2024 年不同 SerDes 標準規定的資料速率演進趨勢：速率提升不僅持續推進，而且呈現近似指數增長。這意味著有線互連所需的頻率頻寬同樣以指數方式增加。SerDes 規格中資料傳輸速率的發展趨勢下表對代表性標準（PCIe、乙太網路、USB 等）進行對比：速率整體仍延續指數提升。為在頻寬受限的條件下提高有效傳輸能力，業界正持續採用更高頻譜效率的 PAM 多電平傳輸；時鐘逐步走向嵌入式/恢復式方案以減少布線並緩解相位不匹配；均衡成為標配，其中 CTLE 幾乎普遍採用，DFE/FFE 按通道需求選擇性引入。7 PIM（存內計算，Processing-In-Memory）技術PIM技術可視為對傳統馮·諾依曼架構在AI時代的一次體系級回應。PIM 的核心思想是在儲存層附近或內部執行計算，以最小化“算—存”之間的資料傳輸。根據計算單元與儲存單元的物理位置關係，PIM 技術可分為三類：PIM 技術可以具體分為 CIM、PIM 和 PNM 三類。按照這一分類，CIM 更偏向於計算能力，而 PIM 更偏向於儲存能力。借助 TSV 等新一代晶片互連技術，PNM 架構有望同時最大化 CIM 與 PIM 各自的優勢。ISE的路線圖正是將這種 PNM 技術作為未來形態的 PIM 計算架構加以提出。PIM技術路線圖以 PNM 為核心形態的 PIM 架構，具備從加速器向獨立計算平台演進的潛力，並有望在未來的資料中心化（data-centric）計算體系中，成為支撐 AI 推理與訓練的重要基礎硬體形態。PIM 的發展路徑可概括為兩個階段：到2034 年：PIM 主要作為 GPU 生態中的高性能元件存在，重點加速推理類 GEMV 運算，並逐步擴展至受限訓練場景；到2040 年：PIM 通過 PNM 架構實現規模化互連與協同計算，逐步承擔核心計算角色，覆蓋推理與訓練任務，形成以 PIM 為中心的計算體系。在結構上，該路線圖傾向於採用 DRAM + Base die（邏輯工藝） 的 PNM 形態，通過 TSV 與先進封裝實現高頻寬互連，並在 Base die 中引入可擴展計算與片內 CIM，以提升系統整體的 roofline 上限。PIM 技術的進一步發展仍面臨若干關鍵挑戰：CIM–PIM 間的 TSV 高頻寬、低功耗互連；Base die 與 DRAM die 的功能劃分與散熱管理；與 Host-processor 軟體棧的協同與可程式設計性問題；PIM Cube 之間的低功耗、超高速互連機制。這些問題不僅涉及器件與封裝層面，也直接關係到系統架構與軟體生態的接受程度。8 半導體封裝技術本路線圖將封裝技術劃分並定義為五個主要方向。第一，介紹將單一晶片封裝為一個整體的 Single-Chip 結構，以及將多個晶片整合為一個模組的 Multi-Chip 結構。第二，從封裝內部布線與互連的角度，區分傳統的 2D 封裝、採用高密度中介層或橋接結構的 2.xD 封裝，以及垂直堆疊的 3D 封裝，並分別進行說明。第三，討論在晶圓或面板層級同時完成多晶片封裝的扇出型晶圓級 / 面板級封裝（FO-WLP/PLP）技術。第四，針對 HPC 與資料中心封裝，重點介紹建構高性能計算系統所需的核心封裝技術，包括基於 Chiplet 的異構整合、超高頻寬儲存器（HBM）耦合、細間距互連與 Die-to-Die 標準，以及應對高熱密度的封裝與散熱結構。第五，涵蓋在高功率、高密度環境中不可或缺的熱管理結構，以及支撐整體封裝設計的建模、模擬與協同設計（Co-Design）技術。先進封裝技術路線圖基於 Single-Chip 的整合方式，正因製程成本上升與大尺寸 die 良率受限而逐步顯現出結構性約束。在此背景下，基於 chiplet 的 Multi-Chip Integration 作為新的系統整合方式不斷擴散。同時，封裝架構正從傳統的 2D 結構向 2.xD 與 3D 結構演進，中介層、Fan-out RDL 以及基於混合鍵合的互連微縮，已成為實現高頻寬與低時延特性的關鍵技術要素。此外，Fan-out 與 PLP 工藝作為同時追求封裝微縮與生產效率提升的技術，其應用範圍也在逐步擴大。HPC與資料中心領域是最早、也是最強烈推動上述封裝技術變革的代表性應用場景。在這些系統中，基於 chiplet 的架構、HBM 的整合、高密度互連，以及電力與冷卻的一體化設計，已成為決定系統性能與可擴展性的核心因素。同時，隨著結構向高整合度與高功率密度發展，熱管理、多物理場建模以及基於 Co-Design 的綜合設計環境，正被視為決定封裝性能與可靠性的必備基礎技術。9 量子計算半導體技術量子計算通過對量子位元的量子力學現象進行控制，以機率性、可逆的運算方式，相較經典電腦可實現更優異的性能和計算速度。在多種量子位元類型中，超導量子位元因其與半導體工藝的高度相容性、良好的整合性以及快速的門操作速度，在產業界和學術界得到了極為活躍的研究。國際上 IBM、Google、Intel、Rigetti、D-Wave 等重點佈局超導量子位元；IonQ、Quantinuum 深耕離子阱路線；Xanadu、PsiQuantum 則專注光子量子計算。Google 已通過隨機量子電路實驗驗證量子優越性，Intel 與 QuTech 在低溫自旋量子位元方面取得階段性成果。如下圖所示。由於在工藝成熟度、整合潛力與半導體相容性方面具備顯著優勢，超導量子位元被普遍認為是最具現實可行性的量子計算實現路徑之一。近年來，其核心指標——量子位元規模、門操作保真度及糾錯能力——持續提升（見下圖）。從時間軸看，Google 於 2019 年推出 53 位元 Sycamore；IBM 在 2021–2023 年間相繼發佈 Eagle（127 位元）、Osprey（433 位元）與 Condor（1,121 位元）；2024–2025 年，Heron、Willow 及 Majorana 系列處理器在可靠性、糾錯率和新型拓撲架構方面取得突破，標誌著系統工程能力的顯著提升。全球量子計算市場正快速增長，量子計算被視為核心驅動力之一。主要企業已不再侷限於硬體研發，而是同步建構雲端可訪問的量子計算服務與軟體生態，如 IBM Quantum、Azure Quantum 等。總體趨勢顯示，硬體—軟體—雲平台的一體化正在成為量子計算產業化的主線。綜合現有研究與產業規劃，量子計算技術正沿著“驗證 → 整合 → 容錯 → 規模化”的路徑演進（見下圖）。2024–2025 年：中等規模量子處理器實現穩定運行，Cryo-CMOS 控制與低溫讀出逐步整合。2026–2028 年：數千量子位元級模組化架構出現，自動化糾錯機制確立。2029–2035 年：容錯量子電腦與邏輯量子位元規模化落地，量子優勢在材料、化學等領域得到驗證。2036–2040 年：量子計算與 HPC、AI 深度融合，形成以 QPU 為核心的量子中心計算平台。10 結語縱觀這份長達百余頁、跨越15年的路線圖，我們看到的不僅是一系列令人驚嘆的技術參數，更是半導體產業在面對物理極限時的一次集體“突圍”。ISE所描繪的未來，是一個“邊界消失”的世界：邏輯與儲存通過3D混合鍵合融為一體，光訊號在晶片內部取代銅線穿梭，感測器從單純的資料採集器進化為擁有自主意識的探測節點，而量子位元則在極低溫的寂靜中重塑計算的本質。這反映了半導體產業最深層、也最具觀察力的轉折——單一技術的紅利已經枯竭，全端式的系統整合正成為新的主權邊界。在這場通往2040年的長跑中，0.2nm或許是工藝的終局，但對於真正決定計算未來的系統性重構而言，大幕才剛剛開啟。 (半導體行業觀察)

半導體行業延續摩爾定律的新路徑—— 依靠架構創新，而非單純的製程微縮。半導體行業已正式擺脫傳統晶片設計的平面化桎梏。截至 2024 年 12 月，數十年來主導摩爾定律演進的 “二維壁壘”，正被新一代垂直 3D 邏輯晶片徹底打破。通過像搭建摩天大樓一樣垂直堆疊儲存層與計算層，研究機構與科技巨頭正解鎖此前被認為無法企及的性能高度。這種架構變革，是自積體電路發明以來晶片設計領域最重大的突破，其核心價值在於破解了長期制約人工智慧發展的 “記憶體牆”—— 即資料傳輸瓶頸。這項突破絕非停留在理論層面，而是直接回應生成式人工智慧與大規模神經網路對算力和資料的雙重剛需。3D 堆疊技術將資料傳輸路徑從毫米級的水平空間，壓縮至微米級的垂直維度，不僅大幅降低功耗，更將人工智慧工作負載的運行效率提升數個數量級。隨著 2026 年臨近，向 3D 邏輯架構的轉型，必將重塑硬體製造商與人工智慧實驗室的競爭格局。技術飛躍：從2.5D到全端式3D邁向真正的 3D 邏輯封裝，標誌著行業與過去數年主流的 2.5D 封裝技術徹底分野。2.5D 技術的典型代表為輝達 Blackwell 架構，其核心是將多顆晶片並排封裝於矽中介層之上；而全新的 3D 封裝技術，則採用晶片間直接垂直鍵合方案。在這一領域，台積電憑藉系統級整合晶片（SoIC）平台佔據領跑地位，其在 2025 年底實現 6μm 鍵合間距，以此達成邏輯晶片堆疊，互連密度較上一代產品提升十倍。這一技術突破，讓不同晶片元件的通訊速度與效率接近單片矽片水平，同時兼具多層架構的模組化優勢。與此同時，互補型場效應電晶體（CFET）技術的崛起，為3D邏輯發展注入新動能，並在2025年12月的國際電子器件會議（IEDM）上成為焦點議題。與傳統橫向排列的鰭式場效應電晶體（FinFET）或環柵電晶體（GAA）不同，CFET技術將N型與P型電晶體垂直堆疊，在相同封裝尺寸下有效提升電晶體密度，為後續1nm 級（業內稱為 “A10”）製程節點提供技術藍圖。此外，英特爾已將其 Foveros Direct 3D技術應用於新款Clearwater Forest至強處理器，該技術採用混合鍵合工藝實現晶片層間銅對銅連接，在降低延遲的同時，打造出比任何 2D 技術更緊湊、更節能的晶片架構。最具突破性的進展，來自史丹佛大學、麻省理工學院等科研機構的聯合攻關。他們研發的“單片 3D” 人工智慧晶片，首次將碳奈米管場效應電晶體（CNFET）與電阻式隨機存取儲存器（RRAM），直接整合於傳統 CMOS 邏輯電路之上。不同於成品晶片的簡單堆疊，該技術通過單一製造流程逐層建構晶片結構。初步測試資料顯示，該晶片可使大語言模型（LLM）吞吐量提升 4 倍；模擬結果進一步表明，更高層數的堆疊架構，有望實現 100 倍至 1000 倍的能效躍升。與現有技術相比，其核心優勢在於消除記憶體與計算單元的物理隔離，真正實現人工智慧模型 “在儲存資料的位置完成計算”。市場顛覆與新硬體的突破3D 邏輯架構的轉型，正在重塑全球頭部科技企業的競爭格局。輝達憑藉新發佈的 “Rubin” R100 平台持續領跑，該平台整合 8 層 HBM4 記憶體堆疊與 3D 晶片設計，目標實現 13TB/s 的記憶體頻寬，這一數值幾乎是其上一代產品的兩倍。在以資料傳輸成本為核心競爭要素的 AI 訓練市場，這一優勢將鞏固輝達的領先地位。但 3D 堆疊技術的複雜性，也為英特爾重奪 “製程領導地位” 提供契機 —— 其 18A 製程節點與 PowerVia 2.0 背面供電系統（將電源布線移至晶片底部），已成為 2025 年高性能 AI 晶片的標竿技術。對於亞馬遜、Google等超大規模資料中心營運商，以及專注人工智慧的初創企業而言，3D 邏輯晶片為其定製化晶片研發開闢新路徑，其能效遠超通用 GPU。這些企業通過三星 SAINT-D 平台，將自研 AI 加速器直接堆疊於高頻寬記憶體（HBM）之上，可使 AI 推理能耗降低 70%。在電力成本與資料中心冷卻已成為 AI 規模化發展核心制約因素的當下，這一技術優勢具備極強的戰略價值。值得注意的是，三星無需中介層即可實現 DRAM 與邏輯晶片直接堆疊的技術能力，正直接挑戰傳統半導體供應鏈模式，甚至可能顛覆專業封裝廠商的市場主導地位。這種競爭格局的變化，也傳導至半導體代工模式本身。由於 3D 堆疊技術要求設計與製造環節深度協同，傳統 “無晶圓廠” 模式正加速向 “協同設計” 模式演進。無法攻克垂直堆疊技術中熱學、電學複雜難題的企業，將面臨被淘汰的風險。行業價值正從單一晶片產品，向 “系統級封裝”整體解決方案轉移。這一趨勢利多具備系統整合能力，以及擁有深度合作關係的企業聯盟 —— 例如蘋果與台積電的合作。據傳，雙方正聯合研發 3D 堆疊架構的 “M5” 晶片，預計 2026 年發佈，屆時有望將伺服器級人工智慧功能，下沉至消費電子裝置。更廣泛的意義：打破“記憶體牆” 桎梏3D 邏輯架構的深遠價值不容忽視，其核心是解決困擾電腦領域數十年的 “記憶體牆” 問題。在傳統 2D 架構中，處理器與記憶體之間的資料傳輸能耗，往往比計算本身的能耗高出數個數量級。通過垂直堆疊計算與儲存元件，資料傳輸距離從毫米級縮短至微米級，這並非簡單的性能迭代，而是一次顛覆性的架構革新 —— 它將催生 “智能體人工智慧”（Agentic AI），即具備長期推理能力、可執行多步驟任務的人工智慧系統，而這類任務的實現，恰恰需要對持久化記憶體進行大規模、高速度的訪問。但技術突破也伴隨新的挑戰，其中最突出的是散熱管理問題。堆疊多層高性能邏輯晶片，相當於將多台高功率加熱器疊加。2025 年，業界已被迫率先採用微流體冷卻技術 —— 讓冷卻液在直接蝕刻於矽片的微型通道中循環 —— 以避免 3D 晶片 “過熱當機”。此外，製造良率也是核心痛點：若十層堆疊結構中任意一層出現缺陷，整個晶片都將報廢。這一困境，正推動人工智慧驅動的 “面向測試的設計”（DfT）工具加速發展，這類工具可提前預測並規避潛在故障。從產業發展史維度看，向 3D 邏輯架構的轉型，其里程碑意義堪比從真空管到電晶體的技術跨越。它標誌著晶片發展 “平面時代” 的終結與 “體積時代” 的開啟。正如摩天大樓讓城市在土地資源有限的情況下實現空間拓展，3D 邏輯晶片也讓算力突破矽晶圓水平空間的限制，實現指數級增長。這一技術趨勢，對人工智慧的可持續發展至關重要 —— 畢竟，全球能源體系難以支撐基於 2D 架構的人工智慧規模化擴張所產生的能耗成本。展望未來：1 奈米、玻璃基板及更遠技術展望未來，行業短期技術重心將聚焦於混合鍵合工藝最佳化與玻璃基板商業化應用。與傳統有機基板相比，玻璃基板具備更優異的平整度與熱穩定性，這對維持垂直堆疊晶片層間的精準對準至關重要。預計 2026 年，首批採用玻璃基板的大批次 AI 晶片將實現量產，支撐更大規模、更複雜的 3D 封裝架構落地。長期來看，技術路線圖將指向 “真單片 3D” 技術 —— 即在同一晶圓上逐層生長多層邏輯電路，最終有望實現數百層堆疊的晶片結構。3D 邏輯技術的應用場景，絕不僅限於資料中心。它有望賦能 “邊緣 AI” 裝置，例如 AR 眼鏡、無人機等，使其具備原本需要雲端算力支撐的複雜即時處理能力。專家預測，到 2028 年，“立方體 AI” 將成為行業標準形態，這類晶片內部將整合感測、儲存、邏輯甚至光子學專用層，實現晶片間光速通訊。儘管製造成本仍是當前主要挑戰，但隨著良率提升，3D 架構晶片將逐步從售價 4 萬美元的高端 AI GPU，普及至消費級電子產品。智能的新維度3D 邏輯架構的誕生，標誌著技術發展史的一個決定性轉折點。通過突破 2D 平面的物理限制，半導體行業找到了延續摩爾定律的新路徑 —— 即依靠架構創新，而非單純的製程微縮。其核心價值清晰可見：“記憶體牆” 被徹底打破，“能效” 取代單純的算力指標，成為衡量晶片性能的新標準，而 “垂直堆疊” 則成為全球半導體企業的新競爭賽道。展望 2026 年，人工智慧全產業鏈都將感受到 3D 邏輯技術的變革力量。從更強大的自主智能體，到更高效的資料中心，這座晶片領域的 “摩天大樓”，將成為未來十年人工智慧發展的核心基石。 (半導體產業縱橫)

日本在半導體材料和裝置領域構築了全球最嚴密的技術壁壘，在19種核心半導體材料中有14種佔據全球第一的市場份額，裝置領域更是形成多項"獨家壟斷"。以下是日本擁有絕對壟斷地位（市場份額≥70%）的76項半導體技術，涵蓋從材料到裝置、從上游到下游的全產業鏈關鍵環節：1. EUV光刻膠製備技術壟斷企業：東京應化(TOK)、JSR、信越化學、富士膠片市場份額：96.7%-100%（全球絕對壟斷）技術壁壘：純度達ppt級(兆分之一)，是7nm以下先進製程唯一可用材料，全球僅日本企業掌握全流程生產能力，美國廠商採購需提前半年排隊2. 300mm大矽片製造技術壟斷企業：信越化學(Shin-Etsu)、勝高(SUMCO)市場份額：72%（雙寡頭壟斷）技術壁壘：全球最強CZ拉晶控制技術，將矽片氧含量與缺陷密度控制至ppt級，在高端300mm矽片市場形成"雙雄並立"格局，佔據全球高端晶片基底材料供應的絕對主導權3. 半導體塗膠顯影裝置技術壟斷企業：東京電子(TEL)市場份額：90%+（絕對壟斷）技術壁壘：其裝置是ASML EUV光刻機必備聯機系統，直接決定光刻環節良率，全球僅TEL能提供覆蓋全製程的完整解決方案，通過"光刻-塗膠顯影"協同控制形成技術閉環壟斷4. EUV光掩模檢測裝置技術壟斷企業：Lasertec（日本）市場份額：100%（全球獨家壟斷）技術壁壘：全球唯一能量產EUV光掩模檢測裝置的企業，可精準識別奈米級缺陷，是先進製程光刻質量的"守門神"，目前無任何企業能突破其技術和專利封鎖5. 晶圓切割與研磨裝置技術壟斷企業：迪斯科(DISCO)市場份額：70%+（全球主導）技術壁壘：掌握亞微米級精密切割和超薄研磨技術，切割精度達奈米級，是HBM堆疊、3D IC和功率半導體製造的關鍵裝置，在全球劃片機市場形成"一家獨大"局面，部分細分市場佔有率甚至達95%6. 超高純電子級氟化氫製備技術壟斷企業：Stella Chemifa、大金工業、信越化學市場份額：80%-90%（高端市場絕對壟斷）技術壁壘：生產UP-SSS級(純度1ppt)超高純氟化氫，是先進製程蝕刻和清洗的"血液"，中國高端電子級氟化氫90%以上依賴日本進口，其純度和穩定性直接決定晶片性能和良率7. 高端FC-BGA封裝基板技術壟斷企業：揖斐電(Ibiden)、新光電氣(Shinko)市場份額：70%+（高端市場主導）技術壁壘：掌握高耐熱性(300℃+)、高精度(線寬<50μm)布線和超薄層壓技術，是蘋果M系列、AMD銳龍等高端處理器的"底座"，全球僅少數日企能規模化生產，形成"技術+產能"雙重壟斷8. 半導體測試裝置技術壟斷企業：愛德萬測試(Advantest)市場份額：58%（全球第一，高端市場超70%）技術壁壘：其93000系列測試機在SoC、AI晶片和HBM高速介面測試領域全球領先，是先進封裝和Chiplet時代晶片性能驗證的"法官"，通過軟硬結合的完整測試解決方案鞏固壟斷地位9. EUV光掩模坯料製造技術壟斷企業：HOYA、AGC（旭硝子）市場份額：100%（全球獨家壟斷）技術壁壘：全球唯一能生產EUV光掩模基板的企業，掌握奈米級平整度(誤差<0.1nm)和超高純度(金屬雜質<1ppb)玻璃基底製造技術，是EUV光刻產業鏈最上游的"咽喉"，無任何替代來源10. CMP拋光液技術壟斷企業：富士美(Fujimi)、昭和電工、日立化成市場份額：60%+（高端市場）技術壁壘：富士美佔全球CMP拋光液25%市場，日本企業在銅阻擋層、鎢拋光液等高端品類佔比超60%，通過"拋光液+加入劑"全鏈路技術控制，構築難以踰越的材料壁壘11. 高純度石英製品技術壟斷企業：信越化學、JGS石英市場份額：80%+（高端市場）技術壁壘：生產的石英晶圓載具在1200℃高溫下尺寸穩定性誤差<2μm，高純石英玻璃純度達99.9999%，全球80%高端石英製品來自日本，幾乎不可替代12. 半導體高純電子特氣製備技術壟斷企業：昭和電工、關東電化、大陽日酸、信越化學市場份額：70%+（高端特氣市場）技術壁壘：在NF₃、WF₆、SiH₄等特種氣體純化技術上領先全球10年以上，產品純度達99.9999%+，中國高端電子特氣70%+依賴日本供應13. 光刻用特種氣體技術壟斷企業：大陽日酸、關東化學市場份額：75%+（高端光刻氣體）技術壁壘：在KrF、ArF光刻工藝所需的高純度氙氣、氪氣等領域形成壟斷，氣體純度控制在99.999%以上，直接影響光刻精度和穩定性14. 高端環氧模塑料(EMC)技術壟斷企業：住友電木、日立化成市場份額：70%+（高端封裝市場）技術壁壘：住友電木佔全球EMC市場約40%，在汽車電子和高端IC封裝領域佔比超70%，產品耐熱性達260℃+，吸水率<0.01%15. 碳化矽(SiC)襯底製備技術壟斷企業：羅姆(ROHM)、新日鐵住金、昭和電工市場份額：70%+（全球主導）技術壁壘：掌握4H/6H晶型控制、微管密度<0.1/cm²的超高純度生長技術，是新能源汽車功率器件核心材料，產能較2023年擴張近兩倍16. 氮化鎵(GaN)外延襯底技術壟斷企業：住友電工、三菱化學、日立化成市場份額：75%+（全球主導）技術壁壘：缺陷密度控制在10³/cm²以下，住友電工的GaN-on-Si技術全球領先，是5G基站和快充晶片核心材料17. 高折射率光學材料技術壟斷企業：HOYA、AGC、小原光學市場份額：71%（全球供應）技術壁壘：高折射率(>1.8)光學玻璃和樹脂，折射率均勻性達10⁻⁶等級，用於先進封裝光學互聯和3D sensing模組18. 壓電薄膜材料技術壟斷企業：村田製作所、TDK、太陽誘電市場份額：70%+（全球產能）技術壁壘：掌握PZT壓電薄膜原子層沉積技術，厚度控制精度達1nm，是MEMS感測器和射頻濾波器核心材料，擁有超5000項專利19. 半導體精密陶瓷部件技術壟斷企業：京瓷、東芝陶瓷、日本礙子市場份額：70%+（高端市場）技術壁壘：氮化鋁、氧化鋯陶瓷部件熱導率達200W/mK+，絕緣電阻>10¹⁴Ω，在高溫高壓環境下穩定性遠超其他材料20. 化合物半導體靶材技術壟斷企業：日礦金屬、JX金屬、住友化學市場份額：70%+（高端靶材市場）技術壁壘：砷化鎵、氮化鎵靶材純度達99.9995%，掌握奈米級晶粒控制技術，全球70%以上高端化合物靶材來自日本21. ArF光刻膠製備技術壟斷企業：東京應化、JSR、信越化學市場份額：90%+（全球壟斷）技術壁壘：深紫外光刻關鍵材料，純度達ppb級，用於14nm-7nm製程，全球僅日企能穩定量產，中國國產化率不足5%22. KrF光刻膠製備技術壟斷企業：東京應化、JSR、住友化學市場份額：85%+（全球主導）技術壁壘：用於28nm-40nm製程，解析度達0.15μm，日本企業掌握光酸產生劑核心配方，良率超95%23. 高純釕靶材技術壟斷企業：JX金屬、東曹市場份額：98%（全球獨家壟斷）技術壁壘：純度達99.9995%，用於3nm/5nm金屬互連，晶粒均勻性誤差<5%，中國企業預計2027年才能進入14nm製程24. 高端聚酰亞胺(PI)膜技術壟斷企業：東麗、宇部興產、鐘淵化學市場份額：75%+（高端市場）技術壁壘：柔性OLED關鍵材料，耐溫達400℃+，拉伸強度>200MPa，全球高端柔性屏用PI膜幾乎由日企壟斷25. 光學級PET基膜技術壟斷企業：三菱化學、東麗市場份額：100%（高端市場獨家壟斷）技術壁壘：MLCC用基膜表面平整度Ra<0.5nm，雙折射率<0.001，國內僅能生產中低端背光模組膜26. 氮化鋁(AlN)陶瓷基板技術壟斷企業：丸和電子、京瓷市場份額：95%（全球壟斷）技術壁壘：熱導率達230W/(m·K)+，用於IGBT和新能源汽車逆變器，中國產品熱導率僅180-200W/(m·K)27. 高精度掩膜版技術壟斷企業：凸版印刷、大日本印刷市場份額：75%+（高端市場）技術壁壘：柔性OLED用掩膜缺陷率<0.1μm，線寬精度誤差<1%，全球高端顯示面板廠98%依賴日本供應28. CMP拋光墊技術壟斷企業：富士美、JX金屬市場份額：70%+（高端市場）技術壁壘：多孔聚氨酯材料孔隙率控制在40%-60%，硬度誤差<3%，是7nm以下製程CMP工藝關鍵耗材29. 高純雙氧水製備技術壟斷企業：三菱化學、森田化學市場份額：60%+（高端市場）技術壁壘：電子級雙氧水純度達99.9999%，金屬雜質&lt;1ppb，用於晶圓清洗，中國產品與日企有5-8年差距30. 半導體用金絲技術壟斷企業：田中貴金屬、住友金屬市場份額：70%+（全球主導）技術壁壘：純度達99.999%，線徑均勻性誤差<2%，用於晶片鍵合，斷裂強度>1.8GPa31. 氧化鈹陶瓷部件技術壟斷企業：日本礙子、京瓷市場份額：80%+（全球壟斷）技術壁壘：熱導率達300W/(m·K)，絕緣電阻>10¹⁶Ω，用於高頻功率器件散熱，毒性控制技術全球領先32. GaN功率器件製造技術壟斷企業：羅姆、松下、三菱電機市場份額：70%+（高端市場）技術壁壘：導通電阻<5mΩ·cm²，擊穿電壓>1500V，用於新能源汽車逆變器和5G基站33. SiC外延片技術壟斷企業：昭和電工、羅姆市場份額：75%+（全球主導）技術壁壘：外延層厚度均勻性誤差<2%，摻雜濃度控制精度±5%，是SiC功率器件核心材料34. 半導體用高性能樹脂技術壟斷企業：住友化學、日立化成市場份額：80%+（高端市場）技術壁壘：耐候性達10000小時以上，介電常數<2.8，用於晶片封裝和PCB基板35. 電子級硫酸製備技術壟斷企業：JX金屬、三菱化學市場份額：70%+（高端市場）技術壁壘：純度達99.9999%，金屬雜質<0.1ppb，用於晶圓蝕刻和清洗，中國產品純度僅達99.999%36. 半導體雷射測量裝置技術壟斷企業：基恩士、Keyence市場份額：75%+（全球主導）技術壁壘：測量精度達0.1nm，採樣頻率>1000Hz，用於晶圓表面缺陷檢測和尺寸測量37. 高端濺射靶材技術壟斷企業：日礦金屬、JX金屬市場份額：70%+（高端市場）技術壁壘：鉭、銅靶材純度達99.999%，晶粒尺寸均勻性<10%，用於先進製程PVD鍍膜38. 半導體用特種玻璃技術壟斷企業：AGC、HOYA市場份額：80%+（高端市場）技術壁壘：熱膨脹係數<3.0×10⁻⁶/℃，透光率>95%，用於光刻鏡頭和半導體封裝窗口39. 晶圓背面減薄裝置技術壟斷企業：迪斯科(DISCO)、東京電子市場份額：85%+（全球主導）技術壁壘：減薄精度達±1μm，表面粗糙度Ra<0.5nm，用於3D IC和HBM堆疊製造40. 半導體用碳纖維複合材料技術壟斷企業：東麗、東邦特耐克絲市場份額：70%+（高端市場）技術壁壘：抗拉強度>4000MPa，密度<1.8g/cm³，用於半導體裝置結構件輕量化41. 電子級氨水製備技術壟斷企業：三菱化學、關東電化市場份額：75%+（高端市場）技術壁壘：純度達99.9999%，金屬雜質<0.1ppb，用於晶圓清洗和光刻膠剝離42. 半導體封裝用銀膠技術壟斷企業：住友化學、日立化成市場份額：70%+（全球主導）技術壁壘：導熱係數>20W/(m·K)，固化溫度<150℃，用於晶片與基板 bonding43. 離子注入機關鍵部件技術壟斷企業：東京電子、日新電機市場份額：80%+（高端部件市場）技術壁壘：離子源壽命>1000小時，束流穩定性<1%，是離子注入機核心元件44. 半導體用鈦酸鋇粉體技術壟斷企業：住友化學、堺化學市場份額：75%+（全球主導）技術壁壘：粒徑均勻性<5%，純度達99.99%，用於MLCC陶瓷電容器製造45. 晶圓劃片刀技術壟斷企業：迪斯科(DISCO)、NTK市場份額：85%+（全球壟斷）技術壁壘：刃口精度達0.1μm，使用壽命>5000刀，用於晶圓精密切割46. 半導體用高純鋁技術壟斷企業：日礦金屬、住友金屬市場份額：70%+（高端市場）技術壁壘：純度達99.999%，雜質含量<10ppb，用於晶片互連布線47. 光刻鏡頭精密加工技術壟斷企業：HOYA、佳能市場份額：75%+（高端市場）技術壁壘：表面粗糙度Ra<0.1nm，面型精度<0.5nm，用於EUV和DUV光刻鏡頭48. 半導體用特種塗料技術壟斷企業：信越化學、住友化學市場份額：70%+（高端市場）技術壁壘：耐高溫達300℃+，介電強度>50kV/mm，用於裝置防腐和絕緣塗層49. 晶圓邊緣研磨裝置技術壟斷企業：迪斯科(DISCO)、東京電子市場份額：80%+（全球主導）技術壁壘：邊緣倒角精度達±5μm，表面粗糙度Ra<1nm，用於改善晶圓應力分佈和良率50. 半導體用高純石墨技術壟斷企業：東洋炭素、東海炭素市場份額：75%+（高端市場）技術壁壘：純度達99.999%，密度>1.8g/cm³，用於半導體熔爐和沉積裝置部件51. 高純銦靶材技術壟斷企業：JX金屬、日礦金屬市場份額：72%（全球主導）技術壁壘：純度達99.9995%，用於化合物半導體外延生長，晶粒尺寸控制在5-10μm，全球高端銦靶材幾乎由日企供應52. 光刻膠剝離劑技術壟斷企業：住友化學、東京應化市場份額：78%（高端市場）技術壁壘：針對EUV光刻膠開發低殘留配方，剝離速率達500nm/min，且不損傷晶圓表面，是先進製程光刻後處理關鍵材料53. 半導體陶瓷軸承技術壟斷企業：NSK、NTN市場份額：85%+（高端裝置用）技術壁壘：氮化矽陶瓷軸承精度達P4級，摩擦係數<0.001，使用壽命是鋼製軸承10倍以上，用於半導體裝置高速旋轉部件54. 超高純真空閥門技術壟斷企業：日本真空技術、ULVAC市場份額：70%+（高端真空裝置）技術壁壘：漏率<1×10⁻¹¹Pa·m³/s，耐溫達400℃，用於半導體薄膜沉積裝置的真空系統，全球頂級晶圓廠均採用日企產品55. 低溫燒結銀膏技術壟斷企業：住友化學、福田金屬市場份額：90%+（全球壟斷）技術壁壘：150℃以下可燒結，導熱係數>250W/(m·K)，是SiC功率器件封裝的核心材料，替代傳統高溫焊料56. 半導體用氧化鑭粉體技術壟斷企業：信越化學、住友金屬市場份額：75%+（高端市場）技術壁壘：純度達99.999%，粒徑分佈偏差<5%，用於光學玻璃和陶瓷電容器，可顯著提升材料介電性能57. 原子力顯微鏡(AFM)晶圓檢測技術壟斷企業：精工愛普生、Hitachi High-Tech市場份額：70%+（高端檢測）技術壁壘：解析度達0.1nm，掃描速度>10Hz，可檢測3nm製程晶圓表面原子級缺陷，是先進製程良率控制關鍵裝置58. 異方性導電膠(ACF)技術壟斷企業：日立化成、索尼化學市場份額：80%+（高端市場）技術壁壘：導電粒子直徑均勻性<3%，粘接強度>15N/cm，用於晶片與柔性基板的精細互連，智慧型手機OLED屏封裝核心材料59. 半導體用氮化矽粉體技術壟斷企業：宇部興產、東海橡膠市場份額：72%（全球主導）技術壁壘：純度達99.99%，中位粒徑<0.5μm，用於陶瓷軸承和高溫結構件，耐高溫腐蝕性能全球領先60. 雷射開槽機技術壟斷企業：迪斯科(DISCO)、米亞基雷射市場份額：85%+（全球壟斷）技術壁壘：開槽精度達±2μm，槽寬最小可至10μm，用於HBM晶片堆疊的晶圓預處理，是3D封裝關鍵裝置61. 電子級異丙醇製備技術壟斷企業：三菱化學、住友化學市場份額：70%+（高端市場）技術壁壘：純度達99.999%，金屬雜質<0.1ppb，用於晶圓清洗和光刻膠稀釋，含水量控制在50ppm以下62. 半導體用鉭靶材技術壟斷企業：JX金屬、日礦金屬市場份額：76%（全球主導）技術壁壘：純度達99.999%，晶粒取向度>95%，用於14nm以下製程的金屬阻擋層，全球僅日企能穩定供應大尺寸鉭靶63. 薄膜沉積(ALD)裝置部件技術壟斷企業：東京電子、ULVAC市場份額：80%+（高端部件）技術壁壘：反應腔內壁粗糙度Ra<0.5nm，耐腐蝕性達99.99%，用於原子層沉積裝置，直接影響薄膜生長均勻性64. 半導體用抗靜電劑技術壟斷企業：花王、三洋化成市場份額：75%+（高端市場）技術壁壘：表面電阻穩定在10⁸-10¹⁰Ω，不影響晶圓電學性能，用於半導體製造過程中的靜電防護，避免晶片損傷65. 高精度溫度感測器技術壟斷企業：村田製作所、羅姆市場份額：70%+（半導體裝置用）技術壁壘：測量精度±0.01℃，響應時間<10ms，用於光刻和蝕刻裝置的溫度控制，確保工藝穩定性66. 半導體用硼酸鋅粉體技術壟斷企業：堺化學、日產化學市場份額：78%（全球主導）技術壁壘：純度達99.99%，粒徑均勻性<4%，用於阻燃型封裝材料，在高溫下可保持穩定的絕緣性能67. 晶圓雷射標記裝置技術壟斷企業：基恩士、Keyence市場份額：85%+（全球壟斷）技術壁壘：標記精度達5μm，速度>1000點/秒，可在晶圓邊緣實現二維碼標記，用於晶片追溯和質量管控68. 電子級氫氟酸銨製備技術壟斷企業：Stella Chemifa、大金工業市場份額：70%+（高端市場）技術壁壘：純度達99.999%，金屬雜質<1ppb，用於晶圓表面氧化物蝕刻，蝕刻速率均勻性誤差<2%69. 半導體用鋯鈦酸鉛(PZT)粉體技術壟斷企業：住友化學、東京制綱市場份額：75%+（全球主導）技術壁壘：鈣鈦礦相純度>99.5%，粒徑分佈偏差<3%，用於MEMS感測器和壓電元件，壓電係數d33>500pC/N70. 真空鍍膜用蒸發舟技術壟斷企業：日本礙子、京瓷市場份額：80%+（高端市場）技術壁壘：氮化硼陶瓷蒸發舟使用壽命>500小時，蒸發速率穩定性<1%，用於金屬薄膜沉積的關鍵部件71. 半導體用聚四氟乙烯(PTFE)製品技術壟斷企業：大金工業、旭硝子市場份額：72%（高端市場）技術壁壘：純度達99.99%，介電常數<2.1，耐溫達260℃，用於半導體裝置的耐腐蝕管道和密封件72. 高精度壓力感測器技術壟斷企業：橫河電機、NEC市場份額：70%+（半導體裝置用）技術壁壘：測量精度±0.05%FS，響應時間<1ms，用於光刻裝置真空系統和氣體壓力控制，確保工藝參數穩定73. 半導體用氧化釔粉體技術壟斷企業：信越化學、住友化學市場份額：76%（全球主導）技術壁壘：純度達99.999%，比表面積>15m²/g，用於陶瓷塗層和光學材料，可提升材料耐高溫性能74. 晶圓背面鍍膜裝置技術壟斷企業：東京電子、ULVAC市場份額：85%+（全球主導）技術壁壘：鍍膜均勻性誤差<1%，沉積速率>500nm/min，用於晶圓背面金屬化，提升晶片散熱性能75. 電子級磷酸製備技術壟斷企業：JX金屬、三菱化學市場份額：70%+（高端市場）技術壁壘：純度達99.999%，金屬雜質<0.1ppb，用於晶圓蝕刻和清洗，中國產品純度僅達99.99%76. ABF封裝基板材料技術壟斷企業：味之素半導體(Ajinomoto Fine-Techno)市場份額：95%+（全球主導，絕對壟斷）技術壁壘：全球首創Ajinomoto Build-up Film味之素堆積膜材料，介電常數<3.0，耐熱性達280℃+，可實現10μm以下精細布線。掌握奈米級氣泡控制和薄膜均勻性技術（誤差<1%），擁有超500項核心專利，是3D IC、Chiplet和HBM堆疊封裝的核心材料，蘋果M3、輝達等高端晶片均依賴其供應，產能擴張計畫佔全球新增產能的70% (芯師爺)

據Yole最新報導，IGBT 市場正在進入一個新階段，矽、SiC 和 GaN 並存，每一種都滿足特定的性能和成本要求。雖然 SiC 正在迅速發展，尤其是在 800V 電動汽車平台和高效工業系統中，但 IGBT 仍然在高功率、高電壓和成本敏感型應用中佔據主導地位，例如 HEV/PHEV、太陽能逆變器、風力渦輪機、UPS、鐵路牽引和電網基礎設施。可再生能源和充電應用領域的系統電壓不斷上升，超高功率系統中閘流體的使用逐漸減少，以及有利於成熟、可擴展的IGBT技術的強勁價格壓力，都增強了市場動能。受系統整合趨勢的支援，模組化需求增長速度超過了離散元件，而離散元件市場仍然主要由工業和消費應用驅動。與此同時，市場正受到重大供應鏈變動的影響，包括整合、新的投資以及中國、歐洲和美國之間的地緣政治緊張局勢。這些因素直接影響著製造能力、技術變革和競爭地位。Yole預計，到 2030 年，IGBT 裝置市場總額將達到 134 億美元，復合年增長率為 7.5%（2024 年至 2030 年）。儘管碳化矽正在迅速獲得市場認可，但在混合動力汽車、太陽能、風力發電、UPS、鐵路和電網應用等對成本敏感且功率高的市場中，IGBT 仍將是不可或缺的。系統功率（kW）和電壓（V）不斷提高的趨勢有利於IGBT的發展，IGBT在高壓、大電流應用中具有顯著優勢。它們將繼續作為矽MOSFET的有力替代方案，而矽MOSFET主要用於低功率、低電壓系統。IGBT的應用及主要需求驅動因素：1、混合動力和經濟型電動汽車2、系統電壓上升：更大的太陽能、儲能系統、風能和電動汽車直流充電系統正在向更高的電壓發展（500V 至 1,000V / 1,000V 至 1,500V 等），這強化了高壓 IGBT 的作用。3、從閘流體轉向：在高功率、高電壓應用中，由於效率更高，IGBT 正在穩步取代閘流體。4、成本壓力：多個市場上的激烈價格競爭有利於IGBT相對於SiC器件的發展。5、穩健性和可靠性：IGBT 具有穩健性和可靠性，在鐵路、海上風電、國防和航空航天等6、關鍵應用中佔據有利地位，在這些應用中，高功率和高電壓處理能力至關重要。不利的一面是，IGBT面臨著來自SiC MOSFET日益激烈的競爭，尤其是在800V純電動汽車和某些工業應用領域，例如電動汽車直流快速充電器。隨著SiC價格的持續下降，這種競爭可能會蔓延到低成本電動汽車領域。中國處於IGBT供應鏈重組的中心未來幾年，由於諸多因素的影響，IGBT供應鏈將發生顯著變化：1、應用領域：混合動力汽車市場的興起、“經濟型電動汽車”趨勢、眾多應用（太陽能、電池儲能系統、風能、電動汽車直流充電器）系統規模的不斷擴大，以及由此帶來的系統功率和電壓的提升。現有IGBT廠商憑藉合適的解決方案贏得了這些市場，並將從這些趨勢中獲益。2、市場環境：地緣政治問題和貿易壁壘，“中國+1”戰略，“中國製造，中國製造”戰略、不斷增長的軍事和國防應用市場、多個市場（太陽能、風能、電動汽車）的高成本壓力，以及印度等對成本敏感的新興市場。3、技術：IGBT 製造向更大晶圓的過渡，以及 SiC 裸晶片和封裝的改進。4、供應鏈變化：垂直整合趨勢與合作、中國IGBT廠商崛起、中國在許多IGBT應用領域（電動汽車、太陽能、風能、儲能系統）的主導地位、巨大的中國國內市場以及NTD矽服務提供商的產能有限。5、觸達客戶至關重要。由於中國在許多IGBT應用領域（電動汽車、太陽能、風能、儲能系統）佔據主導地位，因此在中國設有生產基地或擁有強大中國市場管道的IGBT廠商享有競爭優勢，其銷售額在未來幾年有望增長。6、受國內電動汽車、太陽能和風能需求的支撐，中國廠商正在崛起（華潤微電子、斯達半導體、比亞迪半導體、士蘭微電子、華虹宏力）。一些200毫米矽晶圓廠正在被改造用於生產碳化矽器件，而IGBT領域的領軍企業則專注於300毫米晶圓。擁有300毫米晶圓生產能力的製造商（例如英飛凌、士蘭）相比那些僅限於200毫米晶圓生產的製造商，在成本方面具有結構性優勢。向更大直徑（FZ 6英吋至8英吋和CZ 300毫米）的過渡有利於擁有300毫米晶圓生產能力的矽晶圓製造商，而小直徑FZ晶圓供應商的需求則在下降。儘管 SiC 和 GaN 功率電子技術的發展重點十分明確，但許多企業仍在投資 IGBT 技術——整個行業的合作與併購仍在繼續。IGBT創新正從器件架構轉向晶圓技術、製造效率和封裝矽基IGBT技術正日趨成熟，創新方向已從器件架構轉向晶圓技術、製造效率和封裝。儘管SiC和GaN在研發領域仍佔據主導地位，但矽基IGBT在許多高壓和成本敏感型應用中仍然不可或缺，持續降低成本、改進晶圓級工藝和最佳化熱管理是保持競爭力的關鍵。晶圓：300 毫米晶圓在 CZ 晶圓上的產量不斷增加，從而帶來規模和成本優勢。赤身裸體：多代IGBT（包括場截止型IGBT、CSTBT和RC-IGBT）在效率和性能方面均取得了顯著提升。然而，這項技術正逐漸接近其物理和架構極限——如今的進步是漸進式的（“微調”），並且通常針對特定應用。由於 SiC MOSFET 的成本預計將在 2024-2025 年期間大幅下降，IGBT 將需要專注於積極的成本最佳化，以保持競爭力，尤其是在汽車和可再生能源市場。IGBT 涵蓋範圍很廣（高達 6.5 kV），包括為 OEM 定製的非標準電壓等級。封裝：IGBT 的封裝開發雖然不如 WBG 器件那樣活躍，但仍然至關重要。IGBT功率模組必須在高性能（散熱管理、穩健性和可靠性）與成本競爭力之間取得平衡。目前已出現三種降低IGBT模組成本而不大幅犧牲性能的主要策略：1. 提高功率密度：採用更小的IGBT晶片和更少的元件；2. 使用“足夠好”的材料和簡化封裝；3. 最佳化製造工藝。許多中國廠商專注於追趕（非中國）IGBT的歷史性能標竿，而全球領先企業（例如英飛凌、富士電機、三菱電機）則始終處於創新前沿。中國廠商需要五年以上的時間才能趕上IGBT歷史領先企業的技術水平。(半導體行業觀察)

“制裁只會加速中國自主研發。”這是輝達創始人黃仁勳和ASML總裁多年前就發出的警告，如今正在以超乎外界想像的速度變為現實。一年前，或許還有人對中國半導體能否突破重圍心存疑慮。而如今，一系列悄然發生卻又意義深遠的技術突破，正勾勒出一幅清晰的圖景：中國半導體產業正站在歷史性飛躍的前夜。長期以來，光刻機一直是中國半導體產業最明顯的短板。美國從2018年開始施壓對華高端光刻機出口，隨後聯合日本、荷蘭共同對華進行產業封鎖，EUV光刻機和先進型號的DUV光刻機成為重點限制對象。這種局面正在被打破。在2025年9月舉辦的中國國際工業博覽會上，國產光刻機領域傳出了多個突破性消息。上海微電子首次公開展示了EUV光刻機參數圖，儘管還處於概念驗證階段，但標誌著國產EUV光刻機已進入原理機搭建階段。更令人振奮的是，國產28nm浸沒式DUV光刻機已進入量產測試階段，核心部件國產化率超過70%。中芯國際測試資料顯示，該裝置良率穩定在90%以上，成本較ASML同類產品低30%。與此同時，英國金融時報報導稱，中芯國際已在測試由上海初創企業宇量異生產的DUV光刻機。通過多重曝光技術，這種光刻機在極限情況下可以製造5奈米的晶片。如果這一消息屬實，意味著中國晶片製造能力將實現質的飛躍。當晶片製程工藝逼近物理極限，先進封裝技術正在成為提升晶片性能的新賽道。在這一領域，中國企業與世界先進水平的差距遠小於晶片製造領域。日月光半導體銷售與行銷資深副總張尹在開放運算平台峰會上指出，先進封裝技術正成為決定AI晶片競爭力的關鍵戰場，誰掌握了封裝創新，誰就握有未來十年的話語權。面對這一趨勢，中國企業已經積極佈局。在今年工博會上，芯和半導體科技公司憑藉其3DIC Chiplet先進封裝模擬平台Metis獲得工博會最高獎項CIIF大獎。該工具在模擬速度上達到全球領先水平，“在同等計算精度和滿足工程要求的條件下，我們的模擬速度是全球第二名的10倍，記憶體佔用僅為後者的1/20。”芯和半導體創始人代文亮表示。這意味著傳統需要1個月完成的模擬任務，現在只需3天就能完成。在晶片設計領域，中國企業的創新策略也日益成熟。華為在全聯接大會上公佈的昇騰AI晶片發展路線圖，展示了一條 “非對稱突圍”路徑。華為選擇不單純追求單顆晶片算力追趕輝達，而是通過系統架構和互聯技術創新彌補單芯性能短板。華為的靈衢互聯協議實現了“萬卡超節點，一台電腦”的系統架構，在物理層到傳輸層引入高可靠機制。中國AI晶片產業已形成多元發展格局。除了華為，阿里巴巴、百度、騰訊、字節跳動等企業也以不同路徑切入AI晶片生態。百度崑崙芯系列中標中國移動十億元級訂單，阿里巴巴的倚天710伺服器CPU已在阿里雲部署，為國產CPU廠商打開了市場空間。半導體產業鏈上游的裝置與材料領域，中國同樣取得了一系列突破。凱世通作為國產離子注入機領域的核心企業，其自主研發的國產12英吋大束流離子注入機累計過貨量已突破500萬片。這一資料標誌著國產半導體裝置已從“可用”階段全面邁入“好用”和“穩定量產”的新階段。在半導體材料領域，國產化率也在穩步提升。資料顯示，2025年矽材料國產化率已超過70%，但光刻膠與封裝材料仍處於追趕階段，國產化率分別約為20%和30%。為突破瓶頸，國家積體電路產業投資基金三期800億元專項額度中，35%定向投入材料領域。在新型半導體材料研發方面，中國科研團隊也在積極佈局。碳奈米管材料在高頻電晶體領域實現能耗降低40%的突破，中國科學院開發的仿生圖案化光催化材料面板，將可見光利用率從不足20%提升至58%，為半導體製造綠色能源供給開闢新路徑。隨著AI算力需求在未來幾年狂飆25倍，全球半導體產業格局必將迎來更深層次的重構。從光刻機到先進封裝，從晶片設計到裝置材料，中國半導體產業在多條戰線上的突破正在匯聚成一股不可忽視的力量。技術突破從來不是一蹴而就的，但它確實正在發生。正如日月光半導體張尹所言：“到2030年，半導體將成為價值1兆美元的產業。”在這條賽道上，中國正從被迫跟跑轉變為並跑甚至在某些領域領跑。半導體產業的競爭是一場馬拉松，而不是短跑。中國半導體產業的故事，現在才剛剛翻開精彩的下一章。 (小柴侃侃)

說真的，韓國的半導體還是很強的，特別是儲存晶片領域，韓國一直領先，三星、SK海力士，更像是兩座儲存晶片領域的大山，很難跨過去。而除了儲存晶片外，韓國在先進晶片製造、先進封測上面，也是較為突出。所以在2022年的時候，韓國的KISTEP（韓國科學技術評估與規劃研究院，也稱為韓國智庫）在調查半導體產業時，表示韓國在儲存器和先進封裝技術，是領先於中國的，僅次於美國。但是，三年之後，KISTEP的調查結果完全變了，最近KISTEP發佈了一份關於半導體產業的報告，報告顯示，目前中國在半導體技術上，排名全球第二， 僅落後於美國，中國幾乎在所有的半導體技術上，都超過了韓國，包括儲存晶片、先進封裝技術等。KISTEP認為，中國在高密度電阻儲存技術上得分94.1%，超過韓國的90.9%。在AI晶片上，中國為88.3%，超過韓國的84.1%……反正幾乎所有領域，韓國都落後於中國了。當然，KISTEP還是認為，美國在基礎能力和商業化視角上主導了所有其他技術領域，這一點比中國強，中國只能排在第二名。對於這個結論不知道大家怎麼看？說真的，在儲存晶片這一塊，我覺得還是韓國厲害一點，畢竟三星、SK海力士，不管是DRAM、還是NAND，或者HBM晶片上，確實比國內的廠商厲害，產能更高，技術更強，研究也更早，這個是事實。但除了儲存晶片外，其它領域，中國這幾年發展確實快，所以超過韓國，也沒有什麼不正確的，不過在某一些單獨的領域，還是不如韓國的。比如三星可以製造3nm晶片，甚至今年能製造2nm晶片了，明顯比我們強一些，另外三星的先進封裝也是很厲害的，這一塊誰更強，也是值得商榷的。但不可否認的是，韓國的半導體技術，確實在不斷的沒落，以前很多領域比中國強，並且強很多，但如今很多領域已經被中國追上了，就算有一些領域還領先，差距也在縮小了。預計不需要太久，中國在半導體領域上，確實會全面超過韓國，所以現在很多人都認為，接下來韓國的晶片產業會完蛋，就是因為中國企業發展太快了，韓國企業沒有抵抗的能力。 (科技專家)

01. 前沿導讀美國經濟歷史學家克里斯米勒，在參加世界知識論壇活動中表示：在先進半導體的製造供應鏈中，沒有任何一個國家可以憑藉一國之力將其全部拿下來。美國做不到，日韓兩國做不到，中國也做不到。雖然製造先進晶片的工廠在台灣的台積電，但是在美國的限制下，許多中國企業並不能從台積電購買晶片。在這種條件下，中國開始走上自立自強的技術道路，擁有自主的晶片製造技術，可以減少對他國的依賴，這是必須發展的方向。#晶片02. 自主產業鏈克里斯米勒在大會上表示：美國是電晶體和晶片的發明地，也是全球最早通過量產晶片來賺錢的國家，美國在半導體產業上面有著明顯的先發優勢。但即使強如美國企業，現在也無法通過本國的資源製造先進晶片。在先進晶片上面實現自給自足，這是一個非常宏大的目標。你不但需要掌握設計軟體，還需要掌握製造先進晶片所需的裝置、原料，這涉及到大量的工程學科，需要投入大量的研發資源才有可能掌握其中的某幾個環節。中國現在所直面的最大挑戰，就是極紫外光刻機（EUV）裝置。荷蘭的ASML，掌控全球100%的EUV光刻機供應。這種先進的製造裝置，ASML花費了大約三十餘年的時間才研發完成投入使用，這種裝置對於生產先進晶片來說至關重要。#EUV光刻機一台EUV裝置的售價在3億美元以上，其中包含了發射極紫外光源的最強雷射器、德國蔡司製造的全球最平坦的反射鏡，這已經達到了人類在精密裝置領域所能達到的最高水平。如果你想著去複製ASML的成功經驗，那麼你可以打消這個想法了。 EUV光刻機本身是一個極其複雜的裝置，需要聚集全球範圍內的頂級供應商聯合攻關，其內部零件數量高達幾十萬個，這些零件非常難以復刻。不過雖然技術難度很高，但是中國企業的確在嘗試開發屬於他們自己的EUV光刻機。中國企業非常有勇氣、有魄力，儘管我們無法預測中國的國產EUV光刻機是否能成功，但我還是從心底敬佩中國企業這種勇攀高峰的決心與毅力。03. 技術追趕自從中國制定了中國製造2025計畫之後，開始將半導體晶片產業作為重點項目推進。在計畫實施的這些年當中，中國晶片產業取得了顯著的技術突破和長足的產業成長趨勢。現在又制定了十五五計畫，其計畫目的是依靠製造2025計畫所取得的技術成果，再次向前發起衝鋒，盡全力去解決中國晶片在製造裝置上面被卡脖子的情況。克里斯·米勒在大會上面，也提到了中國企業在裝置上面對海外企業的技術追趕：2024年，中國部門公佈了最新研發的國產乾式光刻機，這個消息很突然，在國際層面引起了轟動。#光刻機儘管這台裝置距離國際主流水平還有很大差距，但是中國企業這種低調行事的風格，已經向全球晶片行業發出了訊號，中國企業正在全力以赴去開發自主可控的技術裝置，那怕遇到再大的困難，也阻擋不了中國企業突破封鎖的決心。未來的技術競爭將是ai的競爭，發展ai產業需要用到大量的算力晶片，這個晶片的技術數量成為了限制中國ai發展的瓶頸。正是因為有這個瓶頸，中國企業採取行動，努力發展國內的自主能力，試圖進一步取代進口產品。中國每年投入數百億美元來解決晶片斷供的問題，而美國卻不斷的嘗試切斷中國在先進晶片上與國際市場的聯絡，中國能否在先進晶片上面完全實現自給自足，這對於未來的產業格局來說至關重要。ai技術的發展，將決定誰可以創造下一個兆美元的科技公司。現在國際層面都在進行賭注，賭ai技術將改變國家的科技和軍事實力，人工智慧和自主行動，將成為軍隊作戰的核心。中國企業在民用無人機產業處於絕對的世界領先地位，即使遭受來自美國的禁售制裁，也無法阻止全球市場搶購中國大疆無人機的熱潮。無人機是科技與ai的結合體，甚至大疆還運用它們所掌握的ai技術，拆分出一個單獨的子公司卓博，去研發汽車的輔助駕駛系統，這都是ai催生出的新時代技術革新。中國企業在ai技術領域與美國並駕齊驅，雙方的實力水準不相上下，但是中國在晶片產業上面存在一定程度的不足。如果將這個問題解決，那麼中國企業將成為全球晶片產業鏈的核心領導者。 （逍遙漠）

01 前沿導讀美國權威科技平台The Information的創始人在接受採訪時表示：在晶片產業當中，我們很難說當今的美國是否還站在科技的頂峰。美國輝達公司推出了多款最新的ai晶片，但是這些產品均被美國政府列入了對華出口管制的清單當中。輝達CEO黃仁勳曾經在白宮對總統表示，將會加大技術投資，開發更加先進的晶片產品，總統對此很高興。但與此同時，黃仁勳仍然在想辦法向中國銷售晶片，這與美國政府的目標是完全對立的。在未來的一段時間內，我們將在晶片產業看到非常緊張的局面。但是我認為，中國在人工智慧與晶片領域的技術水平已經比我們想像的更加領先，甚至比部分的美國老牌企業領先，我們根本不知道中國企業到底還能拿出什麼驚人的技術產品。02 重點打擊據美國商務部工業和安全域所公佈的限制條例表示，美國將對華半導體技術的出口管制，從曾經的美國技術佔比，一路擴充到了電晶體密度、互聯頻寬、製程工藝等11項技術參數。這種不斷加深，以至於達到奈米級的封鎖策略，暴露出來的則是美國急於遏制中國技術發展的焦慮。根據美國波士頓諮詢公司的資料顯示，中國半導體在刻蝕機、薄膜沉積裝置、清洗裝置等後端製造裝置的國產化上面取得了不錯的成績。但是在前端的光刻機裝置上，中國的自主可控性處於劣勢地位，許多先進晶片和成熟晶片的製造還需要依靠來自於海外的裝置。這種在產業結構中的單一薄弱點，成為了美國打擊中國晶片產業的首要目標。2018年，中芯國際的CEO梁孟松在上海與ASML簽署了購買協議，以1.2億美元的價格採購了中國大陸首台EUV光刻機裝置。2020年，荷蘭國防部收到了來自於美國的警告通知。其通知內容描述了中國獲得EUV裝置後，可能將其應用在國防工業領域的技術開發中，這威脅到了美國的安全，需要對其進行攔截。儘管荷蘭政府與ASML公司對於美國的這種說法並不認可，但是在美國的持續施壓下，最終還是選擇扣留了中芯國際採購的裝置，一直到現在都未能正常交付。據ASML的現任CEO富凱表示，美國在EUV光刻機上面對華進行限制，將會導致中國在先進晶片的發展中舉步維艱，其技術差距將會被放大到10年以上。03 技術突破中國大陸地區是全球最大的單一消費市場，擁有許多在國際市場上面開疆擴土的本土企業，這些企業對於先進晶片的需求是巨大的，也是必要的。量產先進晶片離不開高精度的光刻機以及其他的配套裝置，而EUV光刻機又被荷蘭的ASML所壟斷，美國不允許ASML向中國大陸出口EUV裝置，這就造成了ASML公司的中國大陸業務萎縮嚴重。受影響的並不只是侷限於中芯國際等中國本土的晶圓廠，韓國儲存器廠商海力士在中國無錫的工廠曾訂購了一台EUV裝置，但是這台裝置在美國的干預下被一併進行了出口封鎖。據ASML的上一任CEO彼得·溫寧克在採訪中表示，美國強迫ASML公司切斷與中國大陸的合作聯絡，但是美國人卻在技術上面加速前進，利用貿易份額獲取商業利益。雖然中國企業不被允許獲得先進的EUV裝置，但是中國的晶片製造商依然可以用老舊的浸潤式DUV裝置通過多重曝光技術製造先進晶片。多重曝光技術就類似於一台印刷機在初版行間的空白處印刷額外的句子，使得頁面上面的字數翻倍，但是這種技術需要更加先進的沉積裝置與刻蝕裝置來進行輔助校準，以便讓後來印刷的字數在清晰度和位置上面不會干擾到初版內容。令人震驚的是，中國企業雖然在光刻機上面無法拿出強有力的自主裝置，但是在後端的沉積、刻蝕、清洗、測試裝置中進展迅速，已經逼近甚至趕超了應用材料、科磊、泛林集團等美國裝置公司的產品性能。荷蘭專業科技領域記者馬克·海金克，在其所著作品《Focus：The ASML Way》中表示：就算西方國家拿走了EUV裝置，但是這並沒有阻止中國企業發展先進技術。中國每突破一道封鎖，美國便加深一道封鎖。事實已經證明，美國的對華制裁併沒有阻止中國獲得先進的晶片技術，甚至不但沒有阻止，反而還激發起了中國企業開發自主技術、突破技術制裁的決心和毅力。 (逍遙漠)