#半導體技術
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台積電玻璃芯CoPoS的三種封裝方案

IEEE EPS SCV會議上，Unimicron公司的John Lau闡述了玻璃可以融入堆疊結構的不同位置：中介層、基板或橋接式中介層下方。 以下是台積電CoPoS的三種可能結構： - 有機基板上的玻璃TGV中介層。 - 玻璃芯基板上的矽TSV中介層。
台積電玻璃芯CoPoS的三種封裝方案
科技#台積電#玻璃基板#TGV
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中國記憶體里程碑式突破！長鑫不聲不響甩出一張王牌

在2026世界製造業大會上，長鑫科技宣佈第五代技術平台正式量產。該平台工藝水平比肩行業頂尖量產工藝節點，是長鑫存儲在高端記憶體技術路線上的里程碑式突破。 據介紹，長鑫科技將記憶體陣列有源區半間距做到11.95奈米，記憶體器電容深寬比達45:1，核心動能區高度降至6762奈米。 同時，第五代工藝平台記憶體密度大幅提升。同等條件下，每張晶圓產出較上一代平台提升50%以上。基於該平台打造的24GB LPDDR5X產品已進入正式量產，並全面進入國產主流旗艦手機。 根據長鑫存儲官網資訊，其LPDDR5X產品線覆蓋顆粒、晶片及模組等多種形態。顆粒方面提供12Gb和16Gb兩種容量；晶片方案涵蓋12GB、16GB、24GB等規格；模組形態的LPCAMM產品則提供16GB和32GB容量。
中國記憶體里程碑式突破！長鑫不聲不響甩出一張王牌
科技#長鑫科技#2026年#世界製造業大會
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DRAM的下一個十年，要“站起來”

2026年9月的第一周，兩則新聞讓整個記憶體晶片行業為之一振。 01 3D DRAM，巨頭角力 AMD近日在內部技術研討會上披露了一項令人振奮的實驗資料：基於混合鍵合（Hybrid Bonding）技術的3D DRAM架構，其能效相比傳統HBM堆疊最高可提升17倍。這意味著在相同功耗下，資料傳輸效率可實現數量級的飛躍。
DRAM的下一個十年，要“站起來”
科技#3D DRAM#半導體技術#摩爾定律
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iPhone 18 Pro 都上 2nm 了，2nm 到底小在那裡？

每年新 iPhone 發佈，"幾 nm 工藝" 都是必炒的話題。 今年 iPhone 18 Pro 用上了台積電 2nm，評論區一片 "2nm 這麼小，是不是快到原子極限了？" 說實話，作為一個天天跟工藝節點打交道的 EDA 工程師，我每次看到這種討論都想笑 ——2nm 根本就不是你想的那個 "大小"。 一、2nm 不是電晶體的尺寸，也不是任何東西的長度 很多人第一反應：2nm，就是電晶體做到 2 奈米那麼大了對吧？
iPhone 18 Pro 都上 2nm 了，2nm 到底小在那裡？
科技#2nm晶片#半導體技術#台積電
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HBM瘋狂堆疊層數，技術瓶頸越來越多

HBM的迭代，已經從單純的記憶體密度問題演變為系統性難題。 DRAM正承受巨大壓力，其連鎖反應正在波及整個晶片行業。大型系統廠商要求記憶體的資料讀寫速度進一步提升，三大DRAM廠商 —— 美光、三星、SK海力士，正面臨越來越複雜的權衡取捨。目前最有效的方案，就是在HBM模組（記憶體立方體）內堆疊更多晶片層。但每增加一層，都會帶來全新難題，部分問題至今尚未解決。 受HBM封裝高度上限約束，堆疊更多晶片層，就必須減薄堆疊內的記憶體裸片。但DRAM裸片減薄已經逼近物理極限，有時甚至會直接發生破損。在製造與封裝環節，薄裸片的處理難度大幅上升。堆疊層數越高，功率密度越大，熱量在整個模組內部的傳導路徑也會變長。薄裸片還更容易發生翹曲，造成晶圓處理、凸點對位、裸片鍵合的難度提升。 與此同時，AI資料中心的資料量爆發式增長，行業對頻寬的需求持續高漲，進一步放大上述難題。矽通孔（TSV）是3D‑IC模組的主要資料通路，也是實現HBM超寬平行介面的核心。TSV數量越多，頻寬越高，這是提升HBM模組性能的基礎。但TSV會佔用裸片面積，壓縮每一層可用於記憶體資料的空間。HBM模組沿Z軸垂直方向不斷增高，會加大封裝難度，也不利於堆疊底部邏輯裸片產生的熱量向外散出。
HBM瘋狂堆疊層數，技術瓶頸越來越多
科技#HBM#半導體技術
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蘋果發佈首款2nm晶片

蘋果公司今天發佈了搭載於全新 Mac mini 中的 M6 處理器和搭載於全新 Mac Studio 中的 M5 Ultra 處理器，在性能和人工智慧方面實現了顯著飛躍。 當中，M6 是蘋果首款採用 2 奈米製程工藝的尖端晶片，全面提升了每個計算模組的性能，實現了全方位性能的飛躍。該晶片配備了更大的 12 核 CPU 複合體（包含全球速度最快的 CPU 核心）、更大的 12 核 GPU（配備神經加速器）、雙 16 核神經網路引擎，以及高達 170GB/s 的統一記憶體頻寬。 M5Ultra 則是一款專業和人工智慧工作負載的終極強勁處理器，它採用新一代 UltraFusion 技術，首次在 M 系列系統級晶片 (SoC) 中實現了四晶片架構。該晶片包含高達 36 核的 CPU 和高達 80 核的 GPU，以及高達 1.2TB/s 的統一記憶體頻寬，比 M3 Ultra 提升了 50%。憑藉其先進的技術，這些 SoC 提供卓越的計算能力和業界領先的能效，使使用者能夠在桌上型電腦上完成更多工作。 “今天，我們隆重推出蘋果晶片在性能和人工智慧計算方面實現的又一次巨大飛躍：性能極其先進的 M6 晶片和迄今為止最強大的 M 系列晶片 M5 Ultra，”蘋果公司矽工程集團副總裁 Sri Santhanam 表示。
科技#蘋果公司#人工智慧#裝置端AI
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SK海力士4F²壓榨平面極限，三星16層3D DRAM，鎧俠千層NAND，記憶體進入三維時代

在AI大模型對海量吞吐與超大容量記憶體需求爆炸式增長的當下，半導體記憶體晶片正面臨數十年來最嚴峻的微縮瓶頸。傳統的平面微縮紅利幾乎耗盡，平面 DRAM 的 6F² 單元架構逼近物理極限，而 3D NAND 單晶圓堆疊也撞上了薄膜應力與電流衰減的硬牆。在剛剛落幕的半導體頂級盛會“2026 VLSI Symposium”上，記憶體巨頭們給出了清晰的破局方案：SK海力士用垂直通道 4F² 架構硬核接棒，三星電子率先堆出 16 層 3D DRAM，鎧俠（Kioxia）則聯合閃迪（Sandisk）拋出晶圓鍵合新方案，直奔 1000 層 3D NAND 大關而去。記憶體晶片的競爭維座，已徹底從“二維平面微雕”全面轉向“三維立體攻堅”。 1. DRAM突破二維物理極限：SK海力士亮出4F²，三星攻下16層VS-DRAM 在易失性高速記憶體（DRAM）賽道，微縮的難度遠高於邏輯晶片。為了在極小面積內維持電容電荷與電晶體性能，韓系雙雄各自展示了通往下一代 DRAM 的終極路線。 SK海力士：垂直通道 4F² 架構壓榨平面極限傳統的 6F²（F為特徵尺寸）DRAM 單元在繼續下探時面臨嚴重的電磁干擾與漏電問題。SK海力士在論文中披露了其最新的 4F² 單元 DRAM 技術。該方案將電晶體通道改為了垂直方向，使電晶體與電容垂直相連，並在字線與位線的交叉點直接配置記憶體單元。
SK海力士4F²壓榨平面極限，三星16層3D DRAM，鎧俠千層NAND，記憶體進入三維時代
科技#SK海力士#三星電子#鎧俠
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半導體進入技術性熊市：暴力去槓桿的“最後一跌”，還是產業拐點將至？

AI硬體的調整，已經很難再用"回呼"來概括。 截至7月28日美東收盤，費城半導體指數（SOX）當天再跌4.49%，較6月末高點回撤約24.5%，技術性熊市進一步確認。但這輪拋售並不均勻：輝達當日逆勢上漲0.25%，納指僅跌0.22%。 美股盤後，亞洲市場接力殺跌——7月29日韓國KOSPI、KOSDAQ雙雙觸發熔斷，SK海力士兩日蒸發約五分之一市值，台股、日經跟隨下挫。這到底是前期籌碼過度擁擠之後的去槓桿，還是市場在提前交易AI資本開支和產業基本面的拐點？如此猛烈連續的熔斷式去槓桿，會成為“最後一跌”麼？ 七成仍是去槓桿，但資本結構風險正在成為新變數
半導體進入技術性熊市：暴力去槓桿的“最後一跌”，還是產業拐點將至？
美股#半導體#技術性熊市#去槓桿