半導體產業的發展離不開產業的共識，而產業的共識往往體現在產業所公認的路線圖裡面。在上世紀末，美國的半導體工業協會SIA聯合歐洲和亞洲的半導體產業，開始發布大名鼎鼎的國際半導體技術路線圖（ITRS）。ITRS主要的貢獻是透過協調全球的半導體產業，發布了在21世紀初十多年中的晶片技術路線圖，包括特徵尺寸，功率密度，邏輯閘密度等等。到了2015年，隨著傳統基於2D CMOS特徵尺寸縮小的摩爾定律的發展到了尾聲，ITRS也不再更新，因此2015年版本就是ITRS的最後一個版本。在當時，作為ITRS的領導方之一，SIA發表聲明將會在未來適當的時候發布新的半導體路線圖。而在上週，SIA和SRC聯合發布了微電子和高級封裝路線圖，作為ITRS的後繼者。

MAPT路線圖主要針對未來十年左右(2023－2035)的時間範圍，首先分析了時間範圍內對於晶片行業的應用需求，包括主要驅動應用、能效比需求以及安全需求，並且根據這些需求，分別分析了半導體各細分產業（數位處理、進階封裝和異構繼承、類比和混合訊號半導體、矽光技術和MEMS、半導體製程、設計建模和測試標準、半導體材料以及供應鏈）需要對應的技術進步來滿足這些需求。

首先，MAPT路線圖分析了未來十年內預期對於半導體產業最重要的驅動應用，其中最重要的包括：

在MAPT路線圖中，分別列出了不同的驅動應用主要的瓶頸、所需的專門技術以及最關鍵的指標。從分析中，我們可以看到，運算和儲存瓶頸將會成為未來驅動應用中最關鍵的瓶頸，另外連網頻寬也在幾個重要的驅動應用中成為瓶頸；而在核心指標方面，最關鍵的指標基本上都指向了性能和功耗。因此，從驅動應用的角度，未來十多年間半導體晶片產業進步的方向也就很明確了：透過進一步提升運算、記憶體和資料互聯性能以滿足幾大重要驅動應用的需求，同時透過優化設計來實現對於功耗的要求。由於效能和功耗同時都很重要，能效比這一指標可望會成為未來十年間半導體晶片領域最關鍵的指標——事實上，在MAPT路線圖中，「能效比」這個詞就被重複了接近120次，可見其重要性。

數位晶片：邏輯密度成長減慢，架構創新驅動技術進步

數位晶片向來是半導體晶片中最核心的品類，其出貨量大，對於半導體晶片製程的依賴度高，往往是驅動整個半導體產業發展的核心晶片品類；因此在MAPT路線圖中，對於數位晶片相關的路線圖分析也是最詳實的。

在關於數位晶片的路線圖中，我們首先看到了和以往摩爾定律所預測的截然不同的數字。MAPT路線圖預計，未來十年，電晶體密度將從目前的200億每平方厘米增加到800億每平方厘米，即10年增加4倍。在過去，摩爾定律預測每18個月電晶體密度翻倍，因此10年間電晶體密度應該會增加64倍以上，這樣來看根據MAPT的路線圖預測，未來電晶體密度的成長速度會遠低於之前摩爾定律的速度－未來十年的電晶體密度上升速度，僅相當於過去三年的水準。

而如果我們仔細看最近幾年的半導體工藝演進的話，我們可以發現事實上晶體管性能（即門延遲）的改善甚至更落後於之前摩爾定律所預測的每18個月提升40% － 目前來看每代工藝演進在整合度翻倍的同時，電晶體性能僅提升10－20%之間，而未來這個數字甚至會更小。因此，從MAPT路線圖中，我們可以大概估算出，未來十年中，隨著電晶體整合度翻四倍，電晶體的效能提升大約在20－30%左右。換句話說，數位晶片性能提升基本上不能依靠電晶體性能提升，而是要依靠其他的方法。

在MAPT中，數位邏輯未來的進步主要靠架構上的進步。MAPT提出主要的進步方向包括：

進一步提升整合度：由於半導體製程進步在未來十年中對於邏輯密度的提升貢獻有限，為了進一步提升整合度，主要需要依靠高階封裝技術。高級封裝技術可以用不同的堆疊方式（2.5D以及3D）把不同的晶片粒（chiplet）整合在同一個封裝裡並且可以解決先進製程的良率問題，因此可望在未來中高階晶片中得到更廣泛的應用。

降低資料移動開銷：隨著未來晶片整合度越來愈高（即邏輯越來越複雜），資料互聯的開銷將會成為晶片效能和能效比的主要瓶頸；例如，根據先前的研究，在10nm節點，高複雜度的SoC中資料互聯的功耗開銷已經占到整個晶片功耗的90%左右，而未來隨著複雜度和整合度進一步提升，資料互聯將會越來越成為瓶頸。為了解決這個問題，一方面需要使用高級封裝技術——例如，透過3D堆疊，互聯的物理距離會大大降低（因為可以垂直走線），從而降低功耗；另一個重點則是透過新的架構，例如近記憶體運算和存內運算，來降低開銷；最後，類比和混合訊號電路的創新也能降低資料移動的開銷。

使用更多的專用設計架構（domain-specific design）來取代通用設計——例如使用AI加速器來進行人工智慧相關的運算（而不是使用通用架構例如CPU和常規GPU），這樣做可以大大改善能源效率比。當使用專用設計的架構時，軟硬體協同設計就將成為一個核心概念，因為在設計專用架構時，需要考慮軟體和應用層的實際需求（例如對於AI加速器來說，就是專用數制和特定算符的支援），從而實現高效率。另外，使用專用架構時，可以使用晶片粒技術，把不同的架構使用多個晶片粒實現，並且使用高級封裝技術整合在一起。

從上述分析可以看出，MAPT對於數位邏輯電路的進一步演進是以高級封裝技術為主線，使用基於高級封裝技術進一步提升集成度、降低資料移動開銷並且實現專用架構設計的集成，從而讓晶片性能和能效比在未來十年中繼續摩爾定律時代的指數級提升。

進階封裝技術：技術快速演進成為產業支柱

正如MAPT在數位邏輯章節的分析，高階封裝將成為未來半導體的主旋律。

例如，在未來五年中，一個系統中晶片粒的數量將從今天的4-10提升到10-30（提升3倍），預計在十年的時間內晶片粒數量會提升更多；在內存角度，晶片粒將會實現新的記憶體架構，進而改善記憶體牆問題，到時候希望記憶體的容量、速度和功耗將不再成為整個系統的瓶頸；在互聯方面，未來10年高階封裝的互連線數量將從今天的1000-2000上升到8000，另外使用新的IO介面技術（例如PAM8，以及高密度WDM光學互聯）來進一步提升資料頻寬並降低資料移動開銷。

這些需求具體對應到高階封裝的技術演進，MAPT在高階封裝章節提出了未來十年的技術演進方向。

我們認為，在高級封裝未來十年中，最關鍵的技術演進包括：

進一步提升IO密度：將晶片粒之間的bump（焊球）間距從100微米降低到25微米，進而將IO密度提升16倍。

進一步提升IO互連線密度：這裡的互聯線密度包括在晶圓正面將今天的2-3層線間距大於1微米的頂層銅互聯發展到7層線間距小於1微米的銅互聯，晶圓背面的RDL層互聯從一層上升到三層互聯並且將線間距從10微米降低到2微米；以及在晶圓間的互聯線間距從5微米降低到1微米，即互聯線密度提升25倍。

革新整合鍵合技術：從目前基於焊接（solder）的鍵結整合技術逐漸改進到die-to-wafer以及die-to-die的鍵結。新的整合鍵合技術將是實現高密度IO的核心技術。

從高階封裝技術的演進路線圖，我們可以看到摩爾定律的指數法則正在高階封裝領域繼續發生。在未來十年中，高級封裝的IO密度將預期會提升16倍，IO互聯密度提升25倍，這大約是每2.2-2.5年翻倍的規律，這和之前摩爾定律預計每1.5年晶片電晶體密度翻倍的規律相近，只是翻倍時間從1.5年變成了2.5年。

類比和混合訊號：無線通訊和功率電子的核心

類比和混合訊號電路在未來十年的半導體路線圖中也扮演了重要角色，因為類比和混合訊號電路仍將是重要應用的賦能技術。

類比和混合訊號電路的第一個核心應用是無線通訊。預計在未來10年，無線通訊對於數據率的需求仍將持續上升，而為了支援更高的數據率，需要在更高的載波頻率使用更高的頻寬，同時需要電路的性能（線性度、噪聲係數等）持續演進。

具體到無線通訊類比混合號誌電路路線圖中，我們可以看到一些核心的指標演進：

載波頻率從今天的低於40GHz演進到175GHz，同時頻寬從今天的100MHz上升到5GHz

低雜訊放大器係數保持在4 dB附近，但工作頻率從最高支援90GHz上升到250 GHz

功率放大器的效率保持30%，但是支援的頻率從90GHz上升到250GHz

天線陣列的複雜度大大提升，從目前的64單元提升到1024單元

除了無線通訊之外，另一個類比和混合訊號的賦能領域是功率電子。未來十年，功率電子應用預計越來越多：人工智慧的進一步普及需要更多資料中心，而資料中心需要高效率供電模組以確保整體能源效率比；新能源汽車更進一步使用，需要更高效率的功率晶片；太陽能等新能源變得越來越主流，也需要功率電子的配合。

在路線圖中，我們可以看到GaN和SiC功率電子晶片都會得到長足的發展。對於SiC來說，預計未來10-15年，支援的電壓將從今天的3.3kV拓展到15-25kV，從而為新能源應用提供支持，同時也進一步增加裝置載流子移動速率以提升裝置的性能（支援更高的開關頻率）；而GaN也在提供高元件性能和開關頻率的同時增加對於高電壓的支持，從今天的650V提升到3.3kV，而除此之外另一個重要的演進方向是進一步提升GaN對於矽基底（GaN on Silicon）的支持，在10年後預計200mm GaN-on-silicon晶圓將成為標準配置，從而進一步降低GaN的成本並且有機會支援更方便的高級封裝整合。（半導體產業觀察）

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