用於絕緣不同元件的薄膜在先進晶片中造成了散熱問題。人工智慧的普及正迫使半導體製造業面對一個令人不安的現實。薄膜對於隔離訊號、絕緣不同元件和金屬層至關重要，但隨著人工智慧資料中心晶片物理尺寸的不斷縮小，薄膜卻逐漸成為散熱陷阱。這反過來又限制了晶片的數據處理速度，並增加了冷卻所需的功耗。人工智慧伺服器晶片中的邏輯電路通常以數千瓦的功率運行，它們產生的熱量必須穿過錯綜複雜的介電層、金屬屏障和介面，才能到達散熱器或其他主動冷卻裝置。這些薄膜中的許多在設計之初並未考慮導熱性能。歷史上，薄膜介電材料主要被視為電學元件。低介電常數（Low-k）和超低介電常數（Ultralow-k）材料經過優化以最大限度地降低電容。高介電常數（High-k）疊層結構則針對靜電性能進行設計。硬掩模、蝕刻停止層和擴散阻擋層的選擇主要考慮製程相容性。熱性能的重要性僅限於材料能否承受高溫製程步驟。這已經遠遠不夠了。在先進邏輯和多晶片整合所需的密度下，熱量會在互連層和電晶體結構中不均勻地擴散，產生局部溫度尖峰，直接影響電阻、漏電、時序延遲和可靠性。「我們仍在不斷縮小電晶體尺寸，但如今真正的挑戰在於系統尺寸的縮小，」imec 邏輯技術副總裁Julien Ryckaert 表示。 “要想讓系統發揮最佳性能，就需要更好的材料、更好的互連技術和更好的整合。”隨著邏輯電路和記憶體朝向垂直堆疊結構發展，每個新的鍵結介面或絕緣層都可能成為散熱瓶頸。大多數電介質本身導電性差，這加劇了散熱難題，因為這些電介質的設計初衷是為了阻擋電流，而不是傳輸聲子。介電材料作為隔熱材料降低介電常數的原子結構同樣會阻礙熱傳遞。曾經因能降低金屬線間電容而備受青睞的多孔低介電常數SiCOH薄膜，其熱導率通常為0.1至0.5 W/m·K，比高密度後端製程（BEOL）堆疊中高效散熱所需的熱導率低一個數量級以上。超低介電常數材料的性能較差，因為降低介電常數的空氣或空隙幾乎完全阻斷了熱傳導。在現代人工智慧晶片中，這些薄膜位於承載電流遠高於前幾代晶片的銅線旁。隨著互連線寬縮小到20奈米以下，電流密度不斷增加，即使是微小的缺陷，例如孔隙、空隙、接縫或薄弱的介面，都可能成為熱陷阱。這個問題不僅限於後端製程（BEOL）。高介電常數閘極介質、間隔氧化層和功函數金屬堆疊層都會在通道區域周圍形成局部熱梯度。例如，堆疊奈米片電晶體的熱流表現出強烈的各向異性，垂直方向的熱阻通常遠大於橫向熱阻。其結果是內部熱瓶頸：通道和互連線中產生的熱量無法通過其上方和周圍的介質迷宮快速散發。這些溫度梯度會改變遷移率，改變閾值電壓，並加速諸如時變介質擊穿（TDDB）和電遷移等損耗機制。介面和熱邊界電阻即使體介質性能良好，介面仍然是整體熱阻的主要影響因素。每種材料間的過渡——金屬到介質、介質到介質、襯墊到銅——都會在傳遞熱量的原子振動中引入不連續性。這種不匹配，即熱邊界電阻(TBR)，如今已成為先進邏輯電路熱阻抗的主要來源之一。在10奈米以下的製程尺寸下，擴散阻擋層和襯墊層僅有幾奈米厚，但它們會產生可測量的熱阻效應。鉭基襯墊層、氮化鈦阻擋層和鈷帽層有助於抑制擴散和電遷移，但它們會阻礙其保護的銅線的散熱。在高縱橫比溝槽中，側壁與金屬的介面面積顯著增大，因此任何局部黏合缺陷或微孔都會成為熱的陷阱。覆蓋率或介面黏合的微小變化都可能導致局部溫度分佈發生數度的偏移。原子層沉積（ALD）因其能夠製備均勻、保形的薄膜，已成為最大限度減少這些影響的重要工具。然而，即使精度達到埃級，介面化學和前驅體動力學仍然是關鍵變數。ASM公司高級技術主管安加達·薩奇德表示：“從設備角度來看，我們需要將製程控製到原子級精度。電晶體的某些特徵需要在整個晶圓上沉積一到兩個原子。”這種精度並不能完全消除熱風險。成核或等離子體暴露的微小偏差都可能改變介面結合。即使是單層非理想化學性質也能顯著提高局部熱阻，從而導致熱點位置的偏移。薩奇德說：“還有一些其他特徵，你需要能夠沉積大約10個原子，但必須精確控制。原子數的變化必須接近零。”當薄膜成為瓶頸時，隨著薄膜厚度接近分子尺度，本體行為和介面行為之間的界限開始模糊。熱阻越來越受局部鍵結、孔隙率和污染的影響，而非材料本身的類型。「隨著材料變得越來越複雜，高溫穩定性變得越來越重要，」布魯爾科學公司的高級技術專家道格拉斯·格雷羅說。這種複雜性不僅源自於化學反應，也源自於整合本身。每增加一層新的疊層，都會增加新的應力、介面和熱失配。加工過程中以及裝置運作過程中反覆的加熱和冷卻循環，會導致低密度介電材料出現微裂紋、空隙增大或分層。這些缺陷一旦形成，就會改變熱在疊層結構中的傳遞方式。最初可能只是微小的黏合缺陷或殘留層，隨著時間的推移，可能會發展成明顯的過熱點。建模與多物理場互動：電學、力學和熱力學領域已融合為單一的建模問題。在奈米尺度上，每個結構都表現為一個耦合系統，其中熱、應力和電流密度持續相互作用。以往應力建模、熱提取和電學模擬之間的分離不再適用。Synopsys公司的研究員Victor Moroz表示：“如今，僅僅依靠電氣建模已經遠遠不夠了。機械應力會影響電氣性能，而熱行為又會影響這兩者都。”這種耦合作用對裝置性能和良率影響顯著。熱會造成機械形變，形變會改變載子遷移率和閾值電壓，而這兩種效應都會加速諸如電遷移和偏壓溫度不穩定性等退化機制。「熱梯度會在現代裝置中產生複雜的應力模式，」莫羅茲說。 “這些應力會影響載流子遷移率、洩漏，甚至長期可靠性。你不能再把這些問題視為彼此獨立的問題了。”每一種新材料和製程步驟都會引入新的變數。退火、等離子體處理和薄膜緻密化會改變晶粒結構和介面黏附力，從而改變局部電導率和應力分佈。在奈米片電晶體中，這些效應會產生各向異性熱流，聲子會橫向散射穿過閘極-間隔層介面，而不是垂直散射到基板中。由此產生的非均勻溫度場會在裝置工作過程中動態地改變裝置參數。在三維架構中，熱機械回饋會變得更加強烈。矽、銅和聚合物黏合劑之間微小的熱膨脹係數差異都可能導致過孔彎曲、形成奈米級空隙，並在電源循環過程中改變接觸幾何形狀。每次熱循環都會累積應力，導致電阻變化在互連網路中傳播。因此，多物理場建模已成為最終驗收的先決條件。只有當熱力學、力學和電學求解器共享相同材料堆疊物理模型時，才能預測可靠性。如果無法實現這種一致性，裝置模擬結果將與實際矽元件的性能產生偏差。3D堆疊與系統級散熱路徑：垂直整合放大了每一個散熱限制。堆疊中的每個晶片都會散發出自身的熱量，但它們之間氧化物、聚合物和黏合劑的熱阻決定了熱量散發的效率。混合鍵結、重分佈層和鈍化膜引入了數十個額外的邊界，每個邊界都會產生各自的熱邊界電阻。底部填充物和封裝材料雖然針對機械柔順性進行了優化，但導熱性能較差，並且會將熱量橫向引導至低介電常數材料，而不是垂直地導向散熱器。較薄的矽片會加劇機械應力。當用於矽通孔的晶圓厚度減至數十微米時，熱循環會導致晶片彎曲和對準偏移，從而使脆弱的互連線承受更大的壓力。最終結果是，每個結構選擇——介質層厚度、鍵結化學、襯墊成分——都變成了熱設計決策。三維堆疊結構的有效導熱性如今更取決於介面潔淨度和密度，而非各材料本身的固有特性。曾經被視為被動絕緣體的介電材料，如今已成為熱管理的積極參與者。事實上，它們的黏附性、孔隙率和鍵結特性決定了系統的內部溫度分佈。檢測隱藏的熱瓶頸大多數檢測方法仍然透過電學透鏡來觀察介電材料，而忽略了它們的熱行為。密度或介面黏附力的變化很少會顯著改變電容或電阻，以至於無法被檢測到，但它們會扭曲局部溫度場，並導致早期可靠性失效。「即使是肉眼無法察覺的電氣缺陷，也可能導致嚴重的散熱問題，」 Microtronic公司應用總監埃羅爾·阿克默表示。 “普通檢測手段無法發現的空隙或接縫可能會形成熱點，從而影響性能和長期可靠性。”在細間距互連和TSV襯墊中，即使是輕微的貼合偏差也會產生微孔，這些微孔會積聚熱量。隨著時間的推移，即使電氣連續性保持完好，這些熱點也會加速電遷移和分層。如今，熱不均勻性不再主要依靠計量技術檢測，而是更多地透過數據關聯來發現。良率和可靠性分析能夠揭示製程工具無法察覺的溫度相關特徵。將這些特徵與沉積條件、腔室歷史或前驅體變化聯繫起來，可以提供必要的回饋，從而從源頭防止熱陷阱的產生。在先進製造領域，製程、數據和物理的閉環已成為管理裝置內部熱量的唯一可行方法。熱邊界電阻和可靠性在奈米尺度上，每個介面都會增加熱流阻力。即使介電層或阻擋層只有幾個奈米厚，其熱邊界電阻也會主導周圍結構的溫度分佈。這些邊界就像聲子濾波器一樣，散射振動而不是傳遞振動。隨著裝置功率密度的增加，這種散射會直接轉化為自發熱。在人工智慧加速器的精細幾何結構中，這一點體現得尤為明顯，因為其中數千層薄膜相互作用。每增加一層新的金屬蓋、擴散阻擋層或介電塗層，都會引入另一個潛在的熱流阻礙。降低這種邊界電阻需要原子級潔淨的介面、優化的成核過程以及精確控制的沉積化學——這些條件不僅取決於材料的選擇，也取決於設備的穩定性，因為腔室漂移和前驅體純度會直接影響介面均勻性。當這些介面失效時，其後果並非線性。局部溫度升高會提高擴散速率和電遷移敏感性，進而進一步增加電阻。即使在平均而言熱穩定性良好的裝置中，這些回授迴路也會導致失控發熱。「材料必須更薄，」布魯爾科學公司的格雷羅說。 “但是，當你把材料變薄時，你就會失去它原有的整體性能。”失去本體性能意味著導電性、機械強度和膨脹係數等性質都將主要受介面效應的影響。薄膜越薄，介面對性能的影響就越大，結構對污染或等離子體誘導改質的敏感度也越高。潔淨度的隱性成本介質堆疊層內的污染仍是導致熱變異性最被低估的因素之一。蝕刻或剝離步驟產生的殘留物、腔室壁的再沉積，甚至墊片的脫氣都會改變薄膜密度和鍵結。這些通常是痕量級的影響，幾乎不會在電學參數中反映出來，但它們確實會對熱傳輸產生可測量的影響。即使是單層吸附污染物也會增加局部熱阻，尤其是在高孔隙率或低密度的薄膜中。當與不均勻成核或部分等離子體暴露相結合時，這些差異會在奈米尺度上形成熱點，從而加速機械疲勞和分層。熱疲勞已成為人工智慧級矽晶片可靠性的主要限制因素。如今的功率密度已經超過了聚合物和有機矽酸鹽晶片最初被認定的閾值。在運行過程中，從接近空閒狀態到滿功率狀態的反覆熱循環會導致晶片堆疊層以不同的速率膨脹和收縮，從而削弱介面處的黏合力並產生微裂紋。「你需要能夠經受住熱循環而不釋放氣體、不分解、也不會在其上下薄膜中引入缺陷的材料，」格雷羅說。 “如果薄膜在各步驟之間沒有完全清潔，就會產生局部應力，每次裝置加熱和冷卻時都會累積。這就是我們看到的長期失效的根源。”當黏附力減弱時，受困的氣體或水分會在通電下膨脹，進一步抬升介面。最初可能只是亞微米級的空隙，但會逐漸發展成性能下降的缺陷。由於這些影響是機械性的而非電學性的，因此往往難以透過線上檢測發現。堆疊式架構中的熱建模精確的熱建模必須遠遠超出結溫範圍。先進元件的總熱阻是體材料熱導率和數十個熱阻係數(TBR) 的綜合體現，其中許多熱阻係數會隨著裝置運作而動態變化。傳統的穩態模型低估了這種複雜性。在人工智慧加速器和高效能邏輯電路中，功率會在微秒內產生數量級的波動。這些快速瞬變會導致局部升溫，其速度遠超熱量在低介電常數材料中的擴散速度，從而在小於一微米的結構內部產生數十攝氏度的溫差。這些瞬態過程的動態特性使得純粹的電氣設計裕度不可靠。熱量、應力和電流密度持續相互作用，形成反饋迴路，從而改變裝置在運作過程中的行為。這種熱效應和機械效應之間的耦合定義了現代裝置可預測性的極限。應力會改變遷移率和漏電流，而這些電氣變化反過來又會改變局部發熱——這是一個閉環，如果不將其作為一個統一的系統進行建模，就會加速器件性能的退化。隨著材料和幾何形狀的演變，包含電學、熱力學和力學相互作用的多物理場模型變得至關重要。模擬參數必須反映真實的材料堆疊結構，包括孔隙率、氫含量和局部各向異性，而不是理想化的塊體材料屬性。如果沒有這種校準，模擬可能會低估局部溫升，忽略加速熱緻密度衰減（TDDB）或電遷移失效的條件。3D 整合與累積電阻在3D 堆疊結構中，熱行為的預測變得更加困難，因為熱量必須垂直穿過導熱係數差異巨大的材料。矽的導熱性很好，但分隔堆疊晶片的氧化物、聚合物和黏合劑的導熱性很差。每增加一層黏合層或熱重分佈層，熱阻會在熱階梯上增加一個階梯。每一層的貢獻看似很小，但累積熱阻會隨著堆疊高度呈指數級增長。即使總結溫保持在設計限值內，局部層也可能超出其安全熱範圍。人們正在探索具有更高導電性或可調控各向異性的先進材料，但這也帶來了新的整合難題。緻密薄膜導熱性能較佳，但也會增加電容和應力。多孔薄膜可以緩解應力，但會吸收熱量。目前還沒有一種完美的介電材料能夠同時滿足這三個條件。檢測和測試作為熱診斷手段許多此類缺陷在電特性分析或光學檢測中都無法顯現。熱異常可能隱藏在看似正常的訊號行為背後，因為空隙、接縫或黏合間隙並非總是會破壞導電性。此類缺陷如同局部絕緣體，即使電氣連續性完好，也會阻礙聲子傳輸。在細間距互連或TSV襯墊中，單一空洞即可使局部溫度升高數度，從而加速電遷移和介面疲勞，遠早於傳統測試方法檢測到問題。源自原子或奈米尺度的熱瓶頸通常只有在可靠性測試或系統層級評估期間才會顯現出來。電阻漂移、參數不穩定和間歇性功能故障都可能源自於局部溫度升高，而這些溫度升高通常在製程驗證過程中被忽略。這些微妙的相互作用如今正透過數據分析得以揭示。透過關聯製程數據、測試數據和現場數據，工程師可以精確定位熱量積聚的位置及其原因。yieldWerx執行長Aftkhar Aslam 表示：“當我們分析先進設計的測試數據時，我們經常會發現一些模式，這些模式可以追溯到熱效應，而這些熱效應僅從製程數據中是看不出來的。”這種模式可能表明，熱傳導路徑在疊層結構中被一個或多個介電層或阻擋層介面阻礙。將這些資訊整合到模擬和製程控制迴路中，可以使設計假設與實際材料性能更加吻合。重新思考介電材料作為活性元件的作用業界對介電材料的理解正在轉變。它們不再僅被視為電絕緣體或機械支撐材料。在高密度、高功率架構中，這些薄膜決定了裝置的內部熱分佈。實際意義在於，每引進一種新的介電材料，無論是為了降低電容、提高附著力或提升圖案精度，都必須同時評估其導熱性能。導熱性、各向異性和介面化學性質決定了熱的擴散效率、應力的累積方式以及裝置在負載下的使用壽命。原子層沉積技術表明，精確控制薄膜厚度和均勻性可以降低裝置變異性，但這只有在介面清潔度和化學性質得到同樣嚴格控制的前提下才能實現。製程工程師目前正在探索如何協同優化原子層沉積前驅體、等離子體條件和沈積後處理，以在不犧牲電隔離性的前提下降低薄膜厚度比（TBR）。介電函數的重新定義將是未來十年半導體製造領域的核心挑戰之一。熱、應力和電性能的物理特性不再能被視為彼此獨立的領域。熱管理已演變為一個材料問題，而不僅僅是封裝問題。結論先進裝置的熱極限不再由外部冷卻或封裝設計決定，而是由晶片本身的材料決定。每一層介電層、阻擋層和介面都會增加熱阻，並增加建模的複雜性。要控制這種電阻，需要在沉積過程中達到原子級精度，嚴格控制污染，並開發出兼具電絕緣性和熱透明性的新一代材料。隨著堆疊層越來越高、功率密度越來越高，如何有效地將熱量從介電層中排出，將決定裝置性能和可靠性的下一次飛躍。曾經保護設備免受電荷幹擾的薄膜如今卻阻礙了熱量的散發。逐層原子地解開這個陷阱，或許將決定高效能運算的未來。 （半導體產業觀察）
