2026年7月4日，華為海思半導體業務負責人何庭波發佈了V2版的《多層電子系統的時間縮放理論》的論文正式在中國科學院科技論文預發佈平台上線。這篇論文在之前發佈的“韜定律”論文的基礎上進一步補充了更多的工程細節和實測資料。

這篇V2版“韜定律”論文指出，通過LogicFolding（邏輯折疊），華為新一代麒麟移動SoC在固定工藝節點下，實現了55%的電晶體密度提升，並在同等性能下將功耗降低了41%。

根據論文披露的資料顯示，與2025年的麒麟9030 Pro基線相比，麒麟2026採用了LogicFolding雙層邏輯折疊，使得電晶體密度從155 MTr/mm² 大幅提升至238 MTr/mm²，提升了約53.5%，而這一提升幅度以往需要三年的幾何微縮才能實現；麒麟2026在1.1V供電電壓下，主頻也提升了13%至3.1GHz；SRAM工作頻率也提升了超過40%；時鐘緩衝器數量減少了超過50%，時鐘偏移降低了25%，線長縮短了約30%。

以下為何庭波《多層電子系統的時間縮放理論》論文翻譯

六十年來，摩爾定律的幾何縮放一直驅動著半導體行業的進步。然而，這一行業契約已不再成立：純粹依靠縮小尺寸帶來的回報已經趨於平緩，前沿晶片的設計預算已超過每顆10億美元，並且在最先進節點上，單位電晶體的成本也不再下降。本文提出了一種新的縮放原理——τ縮放——該原理採用時間本身，而非電晶體面積，作為衡量進步的主要指標，將單一的特徵時間常數τ作為橫跨十二個數量級的統一最佳化目標，從電晶體的開關速度到資料中心的負載響應均適用。

本文展示了兩個生產級規模的驗證案例。在一款移動SoC上，LogicFolding（邏輯折疊，一種將數字、模擬和儲存電路分區並垂直堆疊在多層有源層中的方法論）在固定工藝節點下，實現了電晶體密度55% 的階躍式提升，並在同等性能下將功耗降低了41%。在AI系統方面，通過協同設計的、包含記憶體語義的統一匯流排架構、近封裝的光I/O以及邊緣到表面的3D折疊技術，預期到2035年可實現超過100倍的硬體整合度增長。

更深入的論述在於其方法論層面：τ縮放是繼鄧納德縮放之後，第一個為整個計算堆疊建立統一最佳化目標的縮放原理。

自二十世紀六十年代中期以來，半導體行業一直以奈米為單位衡量進步。每十八個月，電晶體尺寸縮小、頻率上升、每個邏輯閘的成本下降。摩爾定律既是一個經驗觀察，也幫助建立了一個行業契約，整個計算堆疊都建立在此之上。然而，這個行業契約已不再成立。在7奈米節點之後，幾何縮放不再帶來其歷史上的紅利。光刻工具正接近物理極限，極紫外（EUV）光刻的折舊在晶圓成本中佔據主導地位，單位電晶體的成本曲線已經趨於平緩，在某些情況下甚至出現逆轉。對於那些獲取最先進光刻技術受限的組織而言，這一限制更早地成為瓶頸，並產生了更嚴重的影響。

因此，行業的核心問題已經發生了變化。它不再是“電晶體還能縮小多少？”而是“應該縮放什麼，以及針對什麼目標？”

在過去的六年裡，作者在華為海思的團隊在移動SoC、AI加速器、系統互聯和封裝領域對這一問題進行了矽片層面的研究。結論是，答案不在於一個新的節點，也不在於一種新的電晶體架構，而在於最佳化目標本身的改變。本文認為，未來十年電子系統的演進不應由幾何縮放來引導，而應由時間縮放——即系統性地減少堆疊每一層的一個單一特徵時間常數τ——來指引，從皮秒級開關的電晶體到秒級響應的資料中心負載。

下文將從科學方法論和產業路線圖兩個角度闡述τ縮放的理論，並借鑑了2020年5月至2026年5月期間381顆量產晶片的經驗教訓。

在其歷史的大部分時間裡，半導體行業只有一個任務：把電晶體做得更小。戈登·摩爾在1965年的觀察——電晶體密度大約每兩年翻一番——在十年後得到了羅伯特·鄧納德的縮放理論的補充，該理論確立了按比例縮小電壓和尺寸可以維持恆定電場[1, 2]。幾何縮放與鄧納德縮放相結合，在近五十年的時間裡，為單位功耗性能和單位成本性能帶來了指數級的提升。

這種格局分兩個階段瓦解。大約在2005年，鄧納德縮放首先失效：電壓不再隨特徵尺寸按比例縮小，暗矽時代開始。幾何縮放則持續得更久一些，由FinFET及隨後的環繞柵極（GAA）器件架構維持。然而，在7奈米之後，純粹依靠尺寸縮放的回報已經趨於平緩。其原因現在已有充分記載：速度飽和將本征延遲對溝道長度的依賴從二次關係降為線性關係；局部互連的寄生電阻和電容在標準單元延遲預算中佔據主導地位；掩模成本、EUV折舊以及設計規則複雜性已將2奈米節點的前沿晶片設計預算推高至每顆晶片超過10億美元[3-8]。

其經濟後果同樣不可避免。先進節點的單位電晶體成本已經趨於平緩，而在最前沿，成本正在上升。支撐了過去五十年的行業契約——每一代都以更低成本提供更多電晶體——已不復存在。

對於華為海思而言，這一轉變伴隨著一個額外的約束：獲取最先進光刻工具受限。指望另一個節點能解決問題已不再可行。六年前，幾何路線圖趨於平緩，迫使我們面對一個更根本的問題——這個問題，回過頭來看，整個行業最終都將不得不面對。

三、時間，而非空間：摩爾時代的真正通貨

究其對終端使用者的核心影響，摩爾定律從根本上講從來都不是關於幾何尺寸的。電晶體變小提升了系統性能，是因為它們開關速度更快。互聯變得更密集提升了性能，是因為訊號傳輸距離更短。更高的整合度提升了性能，是因為資料跨越的邊界更少。每一代產品所交付的，本質上都是時間的縮短——在器件層面是皮秒到納秒，在晶片層面是納秒到微秒，在系統層面是微秒到秒。空間縮放僅僅是壓縮時間的手段。

一旦認識到這一點，一個明顯的重新構架便浮現出來：時間本身應被採納為主要指標。可以在堆疊的每一層——電晶體、電路、晶片和系統——定義一個特徵時間常數τ，並將其縮減作為統一的最佳化目標。幾何縮放隨後成為縮減τ的眾多技術之一，而非唯一的技術。

這一原理被稱為τ縮放，本文提出將其作為幾何摩爾縮放的後繼者，成為半導體演進的指導原則。形式上，τ被視為一個分層結構，可分解為：

τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)

其中τ_transistor， τ_circuit， τ_chip， 和 τ_system 分別代表電晶體、電路、晶片和系統層的時間常數。每一層的τ由其下層τ以及該層引入的組織和通訊開銷共同構成。如圖1所示，τ的工作空間在時間維度上跨越約十二個數量級（皮秒到秒），在空間維度上跨越相當的範圍（奈米到公里）。在每一層，都有不同的機制可用於縮減τ：

電晶體：本征開關延遲，通過遷移率增強、應變工程、高κ/金屬柵極和GAA架構來解決，並且日益需要通過減少局部互連的寄生電阻和電容來解決，後者目前已超過本征傳輸時間數倍[6, 7]。電路：訊號路徑上的RC傳播延遲，通過更低電阻率的導體、低κ電介質，以及——最重要地——通過垂直整合減少線長來解決[9, 10]。晶片：計算和記憶體訪問延遲，通過架構選擇、流水線深度、儲存層次和片上互聯來解決[11]。系統：端到端的消息傳遞和同步時間，通過互聯拓撲、協議棧和架構設計來解決[12]。

[圖1：τ縮放的工作空間在時間和空間維度上跨越12個數量級，並劃分為四個層次：電晶體、電路、晶片和系統。]

從這個分層公式中可以得出一個有用的代際規則：

其中下標n和n+1分別表示當前代和下一代。根據不同行業部門的市場壓力和最佳化優先順序差異，我們認為年度縮放因子是應用特定的，而非通用的。不同的行業部門由於獨特的應用約束，需要不同的加速因子。我們預測，未來十年，受功耗和散熱預算限制的移動裝置，其年度縮放因子約為1.3；需要安全關鍵即時響應的自動駕駛系統約為1.5；而吞吐量直接轉化為經濟價值的人工智慧（AI）令牌生成則可高達10。

τ之所以能成為一個有用的主要指標，而不僅僅是對現有指標的重新命名，是因為它是整個堆疊中相同的指標。頻率、延遲、頻寬和吞吐量都受其各自層級的τ支配。工藝工程師、電路設計師和系統架構師可以用相同的單位來討論同一個量。τ是能夠實現端到端堆疊協同最佳化的語言——而各層獨立最佳化、時序僅作為事後考量而出現的時代已經結束。

四、LogicFolding：一個移動SoC的驗證案例

τ縮放的首次生產級規模測試是在移動領域進行的。智慧型手機SoC是一個特例，因為一顆晶片就構成了整個系統。多插槽平行不可用；沒有千節點網際網路絡可以掩蓋一條慢速鏈路。所有交付給使用者的性能都源自單個晶片，在幾瓦的功耗預算和手持裝置形態因素設定的散熱限制下運行。

在2020年之後，當獲取前沿節點的途徑受限時，實際的問題變成了：在節點固定的情況下，如何繼續在單顆晶片上實現代際性能提升？

由此產生的答案被稱為LogicFolding。

定義：LogicFolding是一種設計方法論，它將數字、模擬和儲存電路分區到垂直堆疊的有源層中，遵循時間縮放原理，共同最佳化性能、功耗和面積（圖2）。

數位電路分為組合邏輯——暫存器之間的布林網路——和時序邏輯——保存狀態的觸發器。數字系統的性能上限由相鄰觸發器級之間的關鍵路徑延遲決定，而該延遲又由該路徑上的互連RC和門數量主導。傳統最佳化將門電路放置在平面內，並通過上方的金屬堆疊進行布線；導線越長，寄生RC越大，關鍵路徑就越慢。

LogicFolding拋棄了平面假設。關鍵路徑上的門電路被分佈到兩個（並最終更多）垂直堆疊的有源層中，通過超精細間距的混合鍵合連接。從電路設計師的角度來看，這兩層表現為一個單一連續的結構，單元如同穿過一個額外的金屬層一樣分佈在整個晶圓介面上。訊號線大幅縮短，寄生RC急劇下降，時鐘偏移收緊，晶片在相同的工藝節點下以更高的時脈頻率運行。

為了充分實現LogicFolding的架構優勢，關鍵在於保持混合鍵合與頂部金屬布線層之間的低間距比（通常稱為“齒輪比”）。當垂直互連間距接近頂部金屬層的尺寸時，最佳化目標的本質發生了根本性轉變。歷史上，當垂直互連間距遠大於頂部金屬間距時，設計空間基本被限製為一個離散最佳化問題。設計師在宏觀層面手動定義分區邊界，將整個功能模組分配給特定的晶片 [13-18]。晶片間連接的粗糙粒度迫使採用離散的模組分配方法，這在計算上是可行的，但並非全域最優。

本文提出的LogicFolding被定位為一個連續最佳化問題，其中精細粒度的垂直整合使得設計空間能夠在遠超功能模組細粒度的層面上進行探索，為跨垂直維度進行全域協調的電路最佳化打開了大門。隨著鍵合焊盤間距的逐步縮小，垂直互連密度不斷增加，從電路連接性的角度來看，晶圓實際上被拉得越來越近。這使得最佳化空間從離散轉變為連續，需要使用先進的自動化設計工具。

值得注意的是，雖然順序3D整合在理論上通過順序製造器件層來提供最終的精細粒度（器件或標準單元粒度），但它目前面臨著重大的製造瓶頸 [19-22]。最關鍵的是，由於順序製造過程中固有的嚴格熱預算限制，下層器件的性能極易退化。作為一種商業可行的實現方式，LogicFolding利用成熟的先進晶圓對晶圓混合鍵合技術，實現了連續最佳化所需的低齒輪比。

在實踐中，LogicFolding要求齒輪比降至約3以下，且該比值越低通常效果越好。以當前約720奈米的頂部金屬間距計算，這對應於低於2微米的混合鍵合間距——理想情況下齒輪比約為1，此時鍵合介面處的“鳥籠式”布線開銷將基本消失。實現這一間距，以及所需的套刻精度（<0.5微米）、矽通孔（TSV）微縮（臨界尺寸和保持區小於1.5微米，間距小於6微米）和良率（通過智能冗餘設計接近100%），需要在供應商和合作夥伴生態系統中進行多年的工藝開發努力。

與2025年的Kirin 9030 Pro基線相比，在Kirin 2026上測得的成果提供了具體的實踐證據。儘管兩者製造於相同的成熟工藝節點，但基線採用傳統平面設計，而Kirin 2026採用了LogicFolding：

電晶體密度在單一代際間實現了階躍式提升，從155 MTr/mm² 提升至 238 MTr/mm²（電晶體密度計算公式為 2/(CPP × 單元高度)；Kirin SoC設計的面積利用率為68%）。這一提升幅度以往需要三年的幾何微縮才能實現。在環境溫度、1.1V供電電壓下，SoC性能核心的最高時脈頻率提升了近13%。在上下兩層建構的一條高速全域片上網路資料通路，其面積減少了55%，同時供電穩定性得到改善。一項矽後時鐘偏移調整方案獨立貢獻了超過5% 的SoC性能提升。在SRAM上（其訪問速度、每位元能耗和面積強烈依賴於位線和字線長度），LogicFolding縮短了關鍵路徑，降低了每位元能耗，並將工作頻率提升了超過40%。在一個代表性處理核心上，雙層折疊架構使時鐘緩衝器數量減少了超過50%，時鐘偏移降低了25%，線長縮短了約30%。熱管理仍然是LogicFolding架構中的關鍵挑戰。為解決此問題，我們採用了熱感知分區和佈局規劃策略。在設計階段，我們有意識地避免折疊高功耗電路，並從結構上防止高功耗子系統的空間相鄰。SoC性能核心是我們詳細評估的焦點。如表1所示，利用LogicFolding帶來的性能提升，Kirin 2026降低其供電電壓以實現與Kirin 9030 Pro的等性能運行。在實際測量中，達到此等性能目標時，功耗降低了41%，同時功率密度下降了5.6%。

表1. Kirin 2026與Kirin 9030 Pro在等性能下的功耗對比

這些增益是在固定器件節點上實現的，並非通過新的光刻步驟，而是通過邏輯在三維空間分佈上的拓撲重組獲得的。

在Kirin 2026中量產的LogicFolding實現是刻意保守的。混合鍵合間距達到了1.5微米；矽通孔著陸僅向頂部金屬下方推進了一步；折疊僅沿關鍵路徑選擇性應用，而非貫穿整個設計（圖3）。即便如此，CPU性能核心的頻率今年已回歸至3.1 GHz。

圖3. (a) 下一代Kirin SoC平台的原理示意圖；(b) 其鍵合介面的橫截面圖像。

在未來十年間，LogicFolding預計將從局部的關鍵路徑折疊演進為全面的、多層級的折疊——每個封裝內將整合三層、四層乃至更多的有源層。這一演進由低溫混合鍵合技術（放寬了各層之間的熱預算限制）以及矽通孔（TSV）著陸點從頂層金屬逐步下移至M6層所推動，此舉將釋放超過30%的高層布線資源。從2026年到2035年，電晶體密度預計將向400 MTr/mm²及更高水平邁進。

與此同時，LogicFolding使Kirin能夠大幅提升CPU核心頻率，並為邁向4 GHz及更高頻率鋪平道路（見圖4和表2）。該路線圖是切實可行的，並且在成本方面具有經濟可行性。

表2. Kirin CPU性能核心工作頻率趨勢

圖4. 未來Kirin產品電晶體密度與性能核心頻率預測

Highlight — LogicFolding核心指標一覽

混合鍵合間距：低於2微米（Kirin 2026中為1.5微米；目標齒輪比≈1）

矽通孔臨界尺寸/保持區：低於1.5微米；間距低於6微米；失效率低於100 ppm；修復率99.9%

良率：通過智能冗餘設計接近100%

電晶體密度：單代從155 MTr/mm²躍升至238 MTr/mm²

能效/頻率增益（SoC性能核心）：+41% / +13%

代表性核心上的時鐘緩衝器數量/時鐘偏移/線長：-50% / -25% / -30%

五、從皮秒到微秒：AI資料中心中的τ縮放

一個自然的問題是：在毫瓦級智慧型手機領域發展出的原理，能否成功遷移至AI訓練和推理所涉及的吉瓦級領域？AI工作負載佔據了τ頻譜的另一端：並非單顆晶片，而是數百或數千顆晶片如同一台機器般協同工作，其總算力在過去十年間增長了約六個數量級。

答案是肯定的——只要將τ視為一個系統級目標，並應用到整個鏈條中，而非僅限於單個加速器內部。

塑造AI領域τ論證的兩個事實。首先，AI系統持續增長——從單晶片到數十顆、數百顆，並正增至數萬顆[23, 24]。其次，現代AI系統的能源預算和物料預算主要由資料主導，而非計算[25-27]。在一個大型AI叢集中，超過80%的能源消耗於資料移動；超過70%的系統成本用於資料儲存。其含義是直接的：減少資料在傳輸途中的時間——在晶片間、機架間以及封裝內部——至少與減少計算本身所花費的時間同等重要。

τ縮放在AI規模上通過三個協同層實現：系統架構（統一匯流排）、近封裝光學引擎（Hi-ONE）以及封裝本身的拓撲重組（3D折疊）。這種全端方法系統性地壓縮了分佈式AI系統固有的系統τ。具體而言，統一匯流排通過統一記憶體語義互連消除了多層協議開銷，大幅降低了跨節點通訊延遲。Hi-ONE利用近封裝光學I/O直接壓縮物理傳輸延遲。3D折疊通過將邊緣受限資源轉移到表面，克服了二次方到線性縮放差異，最大限度地減少了節點內寄生RC。總之，這套從電路到系統的最佳化堆疊實現了AI系統中τ縮放的終極目標：使大規模AI叢集能夠像一個單一邏輯實體一樣協同運行。

1、統一匯流排——一種τ優先的系統架構

傳統的多節點、多加速器架構通過多個堆疊協議傳輸資料：連接主機的PCIe、機箱內的NVLink或專有架構、機箱間的乙太網路或InfiniBand，以及其上的軟體棧遠端記憶體訪問。每一層都涉及協議轉換、額外的序列化、額外的DMA緩衝以及進一步的握手互動。每次轉換都會增加延遲、降低可靠性並帶來額外成本。

統一匯流排用一個統一的協議取代了這一堆疊，該協議在機箱內部和跨機箱運行——這是一個完全對等的架構，在整個系統中本地化地暴露記憶體語義（圖5）。資料移動被簡化為在記憶體語義層進行無需轉換的點對點傳輸，並以硬體管理的快取一致性取代了軟體棧的消息傳遞。

其已測得的收益約為兩個數量級：端到端的遠端訪問延遲從TCP/IP類協議棧典型的數十微秒降至約100納秒——在主導的通訊路徑上實現了約500倍的系統τ縮減[28-30]。在機架規模上，這使系統漸近地接近一台單一的、結構一致的機器——內部將其稱為“系統即單晶片”（System-as-One-Chip）。

圖5. (a) 統一匯流排原生支援記憶體訪問語義、消息傳遞和統一遠端過程呼叫（uRPC）。這使得多樣化的計算資源能夠無縫整合，實現高頻寬和超低延遲，同時促進分佈式系統中高效的資源池化；(b) 通過統一匯流排實現低開銷記憶體訪問的原理示意圖。

一旦通訊延遲得到降低，下一個瓶頸便浮現出來。在單個機架內增加晶片密度會使功率密度和可靠性超出其極限——同時也使電氣SerDes超出其能力範圍。在每顆AI晶片400 Gb/s的速率下，銅纜布線仍是成熟且可靠的方案。但當速率達到每顆晶片數Tb/s時，銅纜在物理上變得不切實際：SerDes的傳輸距離縮短，線纜變得過於笨重，面板安裝變得不可行，且熱管理和供電裕度也被耗盡[31, 32]。

華為海思為此開發的方法是高密度光互連節點引擎（High-density Optical-interconnect-Node Engine, Hi-ONE）——一種近封裝光學引擎，每個模組可提供8 Tb/s的頻寬，在單一光學鏈路上與AI晶片的統一匯流排頻寬相匹配（圖6）。它將所需的SerDes傳輸距離從約100釐米縮短至約5釐米，消除了笨重的線纜，並將傳輸距離從不足1米擴展至100米——這使得分佈式、吉瓦級資料中心的高密度互連在物理上成為可能。

Hi-ONE背後的設計理念本身就是一個τ縮放的論證。Hi-ONE並未採用用於高訊號保真度的重型DSP，而是採用了一種線性方案——一種模擬均衡增強型驅動器和跨阻放大器——並允許統一匯流排協議容忍故意放寬的誤位元率。這種協議層與物理層之間的跨層權衡，降低了功耗、成本和整合複雜性，並體現了τ優先方法論所推崇的跨層折衷。

3、N²-vs-N的困境，以及為什麼3D折疊不可避免

AI加速器不會止步於2.5D扇出的最深層次原因是幾何學的，這一點值得明確陳述，因為它決定了2030年後的路線圖。

在傳統的2.5D AI晶片中，邏輯晶片位於封裝中心，HBM堆疊和SerDes排列在其邊緣，電壓調節器環繞封裝。每一個儲存器訊號、每一個互連訊號、每一安培的供電電流，都必須穿越晶片的邊緣才能到達內部的計算資源。如果晶片的邊長為N，那麼：

●計算能力與N²成比例（面積），

●但記憶體頻寬、互連和供電——所有這些都由2.5D扇出沿邊緣承載——僅與N成比例（周長）。

這些二次方曲線與線性曲線之間日益擴大的差距構成了扇出困境，它解釋了2.5D縮放的停滯，無論底層邏輯節點多麼激進都無法解決。沒有任何電晶體級的改進能夠彌補這種拓撲缺陷。

3D折疊通過將受邊緣限制的資源重新定位到表面上來解決這一困境。供電（通過背面供電和整合電壓調節器）、高速記憶體（通過與邏輯的混合鍵合）和光學I/O（通過近封裝Hi-ONE）都從周長遷移到垂直表面——一旦位於表面上，它們便按N²擴展，與計算能力的二次方增長速度相匹配。封裝不再是一個被記憶體和SerDes周邊帶環繞的邏輯晶片；它變成了一個垂直整合的堆疊，其中記憶體、結構、供電和邏輯都同步擴展。

該路線圖將這一演進置於一個明確的時間表上。大約到2030年，AI加速器（昇騰SuperPoD系列——2025年的昇騰910C、2026年的昇騰950，以及後續的990）依賴成熟技術的組合：芯粒、2.5D扇出，以及通過微凸點和標準間距混合鍵合實現的3D堆疊。大約在2030年，昇騰990將把LogicFolding引入AI加速器類別，從那時起，3D折疊將成為直到2035年的α的主要承載者。沿著這條路徑，到2035年，硬體整合度預計將增加超過100倍，其中τ的縮減分佈在堆疊的每一層，而非集中在器件層面。

●統一匯流排遠端訪問延遲：數十微秒 → 約100納秒（約500倍τ縮減）

●Hi-ONE單模組頻寬：8 Tb/s（與單晶片統一匯流排頻寬匹配）

●Hi-ONE SerDes傳輸距離：約100釐米 → 約5釐米；面板到面板傳輸距離：<1米 → 100米

●扇出困境：計算∝N²，受周長限制的頻寬/I/O/供電∝N

●3D折疊：將頻寬、光學I/O和供電從邊緣重新定位到表面，恢復N²的對等性

●2026年→2035年預計硬體整合度增長：>100倍

六、邏輯與記憶體：從解耦到再融合

τ縮放的一個影響值得單獨討論，因為其後果既是產業性的，也是技術性的。

在8086時代，業界通過標準化的記憶體匯流排，有意地將處理器和記憶體解耦。這種解耦使得兩個產業能夠獨立擴展：處理器性能沿著摩爾曲線快速進步，而記憶體供應商則在其旁邊發展出一個龐大的、獨立的市場。

AI時代正在逆轉這種解耦。計算密度的持續擴展正將記憶體頻寬、延遲、功耗和封裝推向極限。HBM、混合鍵合和3D堆疊SRAM都是一個基本事實的症狀：對於現代AI工作負載，資料移動與計算本身同等關鍵，邏輯和記憶體再次被推向緊密的物理整合。隨著它們融合，供應鏈中的影響力平衡正在向記憶體和封裝供應商轉移。

技術方向是明確的，但經濟上的解決方案尚未確定。在AI硬體時代持久的成功將屬於那些能夠技術上融合邏輯與記憶體，並建立一種經濟夥伴關係，使兩個行業都能長期分享這種融合收益的參與者。這不僅僅是一個研究問題；這是業界在未來十年需要解決的一個結構性問題。通過使每次分離的跨層成本變得可見，τ縮放確保這個問題無法被推遲。

“比較一下這兩張照片”，一張是2021年台積電量產的5納米“KIRIN 9000”，另一張是2024年中芯國際量產的7納米“KIRIN 9010”。“到目前為止，美國政府的管制只是略微減慢了中國的技術創新，但推動了中國半導體產業的自主生產”……

台積電以5納米量產的“KIRIN 9000”(2021年) ㊧和中芯國際以7納米生產的“KIRIN 9010”(2024年)的處理器性能差距不大。(圖由TechanaLye提供)

美國政府對中國華為啟動事實上的出口禁令已有5年。美國政府一直在採取遏制中國晶片技術的措施。不過，實際效果很少被討論。每年拆解100種產品電子產品的日本半導體調查企業TechanaLye(東京中央區)的社長清水洋治表示，中國晶片的實力已經達到比台積電(TSMC)落後3年的水平。

“比較一下這兩張照片”，清水展示的是成為2024年4月上市的華為最新款智慧型手機“華為 Pura 70 Pro”大腦的應用處理器（AP）和截至2021年的高性能智慧型手機應用處理器的兩張半導體電路圖。

最新的應用處理器“KIRIN 9010”由華為旗下的海思半導體設計，由中國半導體代工企業中芯國際(SMIC)負責量產。而2021年的應用處理器“KIRIN 9000”由海思半導體設計，台積電負責量產。

美國政府的警惕對象中芯國際採用的是線路線寬為7納米(納米是10億分之1米)的技術，而台積電當時採用5納米的量產製程，向華為供應處理器。

一般來說，如果線路線寬變窄，半導體的處理性能就會提高，半導體面積則會變小。據稱中芯國際以7納米量產的晶片面積為118.4平方毫米，台積電的5納米晶片則為107.8平方毫米，面積沒有太大差異，處理性能也基本相同。

雖然在良品率上存在差距，但從出貨的半導體晶片的性能來看，中芯國際的實力已追趕到比台積電落後3年。雖然線路線寬為7納米，但可以發揮與台積電的5納米相同的性能，因此可以分析出海思半導體的設計能力也進一步提高。

拆解華為最新款智慧型手機“Pura 70 Pro”（圖由TechanaLye提供）

Pura 70 Pro除了儲存晶片和感測器之外，還搭載了支撐攝影機、電源、螢幕功能的共37個半導體。其中，海思半導體承擔14個，其他中國企業承擔18個，從中國以外的晶片來看，只有韓國SK海力士的DRAM、德國博世的運動感測器等5個。實際上，86%的半導體產自中國。

對於中國在本國生產如此廣泛的半導體，清水洋治表示“事實上，美國的管制對象只是用於人工智慧(AI)等的伺服器用尖端半導體。只要不構成軍事上的威脅，美國可能就會允許”。

半導體行業團體SEMI的資料顯示，從2023年製造裝置的各地區銷售份額來看，中國佔到34.4%，購買了韓國和台灣的約2倍的裝置。雖然最尖端半導體製造裝置的出口管製備受關注，但實際情況是，中國正在不斷採購管制對象以外的裝置，穩步磨練量產技術。

其中，中芯國際以7納米製程發揮了與台積電5納米相同的性能，這一事實影響巨大。隨著把線路線寬縮小到極限的“微細化”的難度加大，在尖端領域的開發競爭中，台積電要想甩開中國大陸企業變得更加困難。

清水洋治詳細分析了華為最新款智慧型手機，得出結論是：“到目前為止，美國政府的管制只是略微減慢了中國的技術創新，但推動了中國半導體產業的自主生產”。    (日經中文網)

彙整鉅亨號中所有使用「海思半導體」關鍵字，所發布的內容 (依照時間排序，最新在前，舊的在後)`

何庭波發佈V2版“韜定律”論文：麒麟2026細節公佈！

拆解華為手機：中國半導體僅落後3年？