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台積電CoWoS-L，是輝達最新GPU的關鍵
新架構 CoWoS-L，以解決大型interposer缺陷導致的良率損失問題。
片上基板（CoWoS：Chip-on-wafer-on-substrate）是一種先進的封裝技術，用於製造高性能計算（HPC）和人工智慧（AI）元件。作為一種高端系統級封裝（SiP）解決方案，與傳統的多晶片模組（MCM）相比，它能在緊湊的平面圖內以並排方式實現多晶片整合。要在封裝中容納更多的有源電路和電晶體，以提高SIP系統的性能，擴大interposer 面積是關鍵因素之一。通過四掩模拼接技術，基於Si interposer 的CoWoS-S 已開發出2500 平方毫米的interposer 面積。然而，前所未有的interposer 面積給產量和製造帶來了重大挑戰。如何克服interposer尺寸的限制變得非常重要。
在前半部分中，本文介紹了CoWoS 系列中的一種新架構CoWoS-L，以解決大型interposer缺陷導致的良率損失問題。CoWoS-L 的interposer 層包括多個本地硅互連(LSI) 晶片和全域再分佈層(RDL)，形成一個重組interposer 層(RI)，以取代CoWoS-S 中的單片硅interposer 層。
LSI chiplet 繼承了硅interposer 的所有誘人特性，保留了亞微米級銅互連、硅通孔(TSV) 和嵌入式深溝電容器(eDTC)，以確保良好的系統性能，同時避免了與一個大型硅interposer 相關的問題，如良率損失。此外，在RI 中還引入了穿絕緣體通孔(TIV) 作為垂直互連，以提供比TSV 更低的插入損耗路徑。CoWoS-L 採用3 倍reticle size（約2500 平方毫米）的插接器，搭載多個SoC/晶片模組和8 個HBM，已成功進行了演示。報告了電氣特性和元件級可靠性。穩定的可靠性結果和出色的電氣性能表明，CoWoS-L 架構將延續CoWoS-S 的擴展勢頭，以滿足未來面向高性能計算和人工智慧深度學習的2.5D SiP 系統的需求。
簡介
近年來，人工智慧（AI）以前所未有的速度蓬勃發展。與深度學習和巨量資料分析相關的應用越來越多，推動了高性能計算系統頻寬的增加。在高密度異構整合中，追求高頻寬和低訊號延遲的互連變得越來越關鍵。在近年來發展起來的先進封裝和3DIC 技術中，2.5D CoWoS 平台因其獨特的大整合面積、高頻寬儲存器（HBM）相容性以及豐富的無源器件和互連器件選擇而被HPC 和人工智慧系統廣泛採用。
在典型的CoWoS 工藝中，已知良好邏輯（KGD） SoC 的頂層晶片和HBM 通過間距約為30 至60 um 的微凸塊並排整合在Si 夾層晶圓上。在採用上述片上晶圓（CoW）工藝之前，在晶圓廠環境中用多層互連、TSV 和eDTC 對Si 中介層進行預成型。然後，根據interposer 尺寸將CoW 晶圓切割成單個CoW 模組，並組裝到封裝基板上，形成SiP。在top die和基板之間引入硅interposer 層可實現更細的互連間距和更短的水平路徑，從而確保更好的訊號完整性（SI）和電源完整性（PI）。
在前幾代CoWoS 產品中，開發出了雙掩模和四掩模光刻拼接技術，可將硅互聯器的面積擴大到相當於三個完整reticle size（3 倍或約2500 平方毫米）。請注意，本文將一個reticle size定義為~830 mm2，即25.52 mm x 32.52 mm，這是光刻掃描器的最大可訪問區域。CoWoS-S 是一種基於interposer的CoWoS 技術，已獲得3 個SoC/chiplet 晶片和8 個HBM 的最高認證。雖然不斷增大interposer尺寸仍是下一代CoWoS 擴展到4 倍（約3300 平方毫米）的一種選擇，但生產率和可靠性方面的挑戰也隨之而來。光刻工藝的複雜性超出了4 掩膜拼接的範圍，這給插層製造帶來了巨大的吞吐量損失。控制不同掩膜場邊界的拼接誤差也是一項挑戰。
此外，如此大尺寸的單片硅interposer 層也會帶來良率問題，尤其是每個晶圓的總晶片數正急劇下降至3倍以上。因此，將CoWoS-S 擴展到四倍reticle size（約3320 平方毫米）或更大，在生產和可靠性方面極具挑戰性。
在本文中，CoWoS-L 架構被證明是解決CoWoS 封裝擴展所帶來的生產率問題的可行平台。多個基於硅的LSI 晶片被重組在一個基於模塑化合物的插接器中，以取代單一的硅插接器。這種創新的RI 結構為CoWoS-L 帶來了許多優勢，如無掩模縫合d 和良率。根據圖1 所示的技術路線圖，CoWoS-L 的推出將繼續保持CoWoS 擴展演進的勢頭，並為充滿活力的高性能計算行業帶來更多應用。
COWOS-L
CoWoS-L 封裝由3 部分組成，即top die、重組插層（reconstituted interposer ）和基板。圖2 展示了CoWoS-L 封裝的方案。Top die通過細間距微凸塊並排粘合在中介層上。中介層在承載所有top die以形成片上晶圓（CoW：chip-on-wafer）方面發揮著重要作用，而LSI 晶片則是晶片與晶片之間接觸最多的部分。中介層的上下兩面都包含一個RDL層，分別用於微凸塊和C4凸塊布線。由模塑化合物（molding compound）包圍的TIV 提供了從基板到頂層晶片的直接垂直路徑，插入損耗低。最後，將CoW 晶片粘合到基板上，完成CoWoS。
圖3 顯示了CoWoS-L test vehicle 的封裝。封裝和interposer的尺寸分別為70mm x 76mm 和43mm x 58mm。在CoWoS-L 測試中，設計了3 個SoC/chiplet 晶片和8 個HBM 進行結構驗證。RI中嵌入了10多個LSI晶片。
CoWoS-L 是一種“chip last”組裝，即在top doe堆疊之前進行interposer 製造。圖4(a) 展示了RI 的工藝流程。首先，在載體晶圓上製造TIV。在LSI 晶片和TIV 之間的間隙中填充模塑化合物，然後採用CMP 工藝進行表面平面化。
一個RDL 層是在interposer 正面製作的，用於將微凸塊連接到TIV 和LSI 晶片。圖4(b)-(d) 顯示了CoW 的工藝流程。帶有微凸塊的top die被粘接到interposer上，然後用底部填充物和模塑化合物進行填充和封裝。如圖4(d)所示，在interposer背面還製作了另一個RDL 層，然後形成C4。圖4(e)-(f)描述了基片上（oS）工藝流程。與傳統的凝膠型熱介面材料（TIM：thermal interface material）相比，蓋型封裝在蓋和CoW 晶片之間插入了新型薄膜型熱介面材料（TIM），具有更好的散熱效果。
圖5 展示了LSI-1 和LSI-2 的工藝流程。在製造LSI-1 時，首先在300 毫米硅晶片上製造TSV 和一層單大馬士革銅金屬(M1)。然後，用未摻雜硅酸鹽玻璃（USG）作為介電層的雙大馬士革銅形成互連結構。在LSI-1 金屬方案中，雙大馬士革銅工藝提供的最小金屬寬度/空間為0.8/0.8微米，厚度為2微米。
LSI-2 具有相同的TSV 結構和M1 金屬方案。製造出M1 層後，通過半新增工藝(SAP)，以聚酰亞胺(PI) 為介質層的銅RDL 形成互連結構。SAP 銅RDL 的最小寬度/空間為2/2um，厚度為2.3um。
最後，在LSI 的頂部金屬上製作銅Via，作為與RI 的正面RDL 的連接。
第一代深溝電容器（eDTC：deep trench capacitor）首次引入CoWoS 平台，以提高電氣性能。在早期開發中，採用第一代eDTC 的CoWoS 可將系統功率傳輸網路（PDN）阻抗降低93%，第一電壓驟降比不採用eDTC 時降低72%。此外，在3.2 GHz 頻率下，HBM 中VDDQ 的同時開關噪聲（SSN）比沒有eDTC 時降低了38%。由於SSN 降低了，訊號完整性也得到了改善。帶有eDTC 的CoWoS 平台有利於電源完整性和訊號完整性。新一代eDTC 的電容密度可達1100 nF/mm2。
CoWoS-L 可提供比CoWoS-S 更高的電容。CoWoS-L 採用多個LSI 晶片，通過連接所有LSI 晶片的電容，可以顯著提高RI 上eDTC 的總電容。圖6 顯示了CoWoS-S 和CoWoS-L 最大eDTC 電容的比較。
電氣性能和可靠性測試
圖7 顯示了新一代eDTC 的電容密度。電壓應力後的電容密度約為1100 nF/mm2，是第一代eDTC 的3 倍，是MiM 電容器的50 多倍。整合在LSI 晶片中的eDTC 的出色電氣特性為CoWoS-L 帶來了出色的SI 和PI 性能。
CoWoS-L 提供兩種LSI 晶片：LSI-1 和LSI-2，主要區別在於互連金屬方案。為了研究兩種金屬方案的基本電氣特性。圖8 顯示了兩種金屬方案最小寬度時的電阻。
LSI 晶片在HBM 和SoC 之間進行晶片間通訊。LSI 互連的訊號完整性對於防止高速傳輸過程中的資料失真至關重要。圖10 顯示了LSI-1 和LSI-2 金屬方案的插入損耗。評估金屬方案特性時使用了單端GSG 圖案。如圖9 所示，在高頻率下，LSI-1 金屬方案的S21 低於LSI-2 金屬方案。
為了驗證CoWoS-L 的可靠性，這裡設計了四種不同的菊花鏈類型：微凸塊、TSV、TIV 和C4 菊花鏈，以研究結構的完整性，如圖10 所示。μ 凸塊菊花鏈最多可連接100 個μ 凸塊。TSV 菊花鏈連接了數百個TSV，用於分析LSI 互連。連接50 多個TIV 的TIV 菊鏈設計用於驗證從C4 到插片正面RDL 的垂直互連。C4 菊鏈位於晶片拐角處，用於評估C4 連接質量，該處在可靠性過程中顯示出較高的應力。
CoWoS-L 封裝的電氣測量結果如圖11 所示。每個封裝的偏差都很小，這表明其具有出色的電氣性能和完美的整合方案。
CoWoS-L 的元件級可靠性測試遵循JEDEC 標準。首先進行了濕度敏感級(MSL4) 測試，然後在-40 ºC 至125 ºC 溫度條件下進行了1500 次熱循環測試(TCG)，在110 ºC 溫度條件下進行了264 小時85% 相對濕度的無偏高度加速應力測試(u-HAST)，在150 ºC 溫度條件下進行了1500 小時高溫儲存測試(HTS)。
如圖12 所示，可靠性測試後電阻沒有明顯變化。儘管中介層尺寸較大（約2500 平方毫米），CoWoS-L 結構仍通過了JEDEC 的所有鑑定項目。由LSI 晶片和模塑組成的創新插層結構減輕了作為應力緩衝器的基板和硅頂層晶片之間的CTE 不匹配所產生的應力。
本文成功開發並演示了重組插層面積達2500 mm2的CoWoS-L。CoWoS-L 作為CoWoS 系列中的一員，為滿足高端產品的持續擴展要求提供了一種新穎的結構。整合LSI-1 和LSI-2 的獨特結構為在一個封裝中實現卓越的SoC 到SoC 以及SoC 到HBM 互聯提供了設計靈活性。
TIV 還為超高速資料傳輸帶來了訊號和電源完整性方面的優勢，而無需擔心通過TSV 造成的插入損耗。考慮到eDTC 的“小晶片”優勢，在相同缺陷密度的晶圓製造工藝條件下，eDTC 的利用變得更加高效。可靠性測試結果表明，CoWoS-L 具有穩健性和可製造性。總之，CoWoS-L具有強大的異構整合能力，可滿足HPC 和AI 領域日益增長的需求。 (半導體產業縱橫)